KR100443123B1 - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 콘택홀의 슬로프를 이용하여 콘택홀의 선폭을 최소화시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
본 발명은, 반도체기판 상에 절연막을 소정의 두께로 형성시키는 단계; 상기 반도체기판 상에 콘택홀이 형성되도록 상기 절연막의 소정의 영역을 제거시키는 단계; 상기 콘택홀을 포함하는 절연막 상에 도전막을 형성시키는 단계; 상기 절연막의 표면이 노출되도록 상기 도전막을 에치백시키는 단계; 상기 표면이 노출된 절연막을 설정된 두께까지로 에치백시키는 단계; 및 상기 설정된 두께까지로 에치백이 이루어진 절연막 상에 도전막을 형성시키는 단계를 구비하여 이루어짐을 특징으로 한다.
따라서, 콘택홀의 선폭을 최소화시킬 수 있어 미세한 콘택홀의 선폭을 요구하는 반도체소자의 제조에 대응할 수 있고, 또한 반도체소자의 신뢰도가 향상되는 효과가 있다.

Description

반도체소자의 제조방법
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 콘택홀(Contact Hole)의 슬로프(Slope)를 이용하여 콘택홀의 선폭(CD : Critical Dimension)을 최소화시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
일반적으로 반도체소자는 반도체기판 상에 소정의 막을 형성시킨 후, 상기 소정의 막을 소정의 패턴(Pattern)으로 형성시킴으로써 제조된다.
여기서 상기 소정의 패턴의 형성은 주로 반도체소자의 전기적 접촉이 이루어지는 콘택홀을 형성시키는 것을 이르는 것으로써, 미세화되어가는 패턴을 요구하는 최근의 반도체소자의 제조에서는 상기 콘택홀의 선폭을 얼마나 미세하게 형성시키느냐에 부단한 노력을 기울이고 있다.
이러한 미세한 선폭으로 형성되는 콘택홀은 포토레지스트(Photo Resist)의 패턴의 선폭에 의해 실현될 수 있는 것으로써, 종래에는 상기 포토레지스트의 패턴의 선폭의 한계로 인하여 최근의 반도체소자의 제조에서 요구하는 선폭으로 상기 콘택홀을 형성시키지 못하였다.
즉, 상기 포토레지스트 중에서 i-line계 포토레지스트는 0.30μm 이하의 선폭의 형성이 힘들었고, 딥유브이(Deep UV)계 포토레지스트는 0.25μm 이하의 선폭의 형성이 힘들었다.
이에 따라 종래에는 상기 포토레지스트의 한계로 인하여 콘택홀의 선폭을 0.25μm 이하로 형성시키지 못하였다.
따라서 종래의 반도체소자의 제조에서는 콘택홀의 선폭을 미세하게 형성시키지 못함으로 인해 반도체소자의 신뢰도가 저하되는 문제점이 있었다.
본 발명의 목적은, 미세한 선폭의 콘택홀을 형성시킴으로써 반도체소자의 신뢰도를 향상시키고, 또한 고집적화되어가는 최근의 반도체소자의 제조에 부응하기 위한 반도체소자의 제조방법을 제공하는 데 있다.
도1 내지 도7은 본 발명에 따른 반도체소자의 제조방법의 일 실시예를 나타내는 단면도이다.
※도면의 주요부분에 대한 부호의 설명
10 : 반도체기판 12 : 절연막
14, 16 : 도전막
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은, 반도체기판 상에 절연막을 소정의 두께로 형성시키는 단계; 상기 반도체기판 상에 콘택홀이 형성되도록 상기 절연막의 소정의 영역을 제거시키는 단계; 상기 콘택홀을 포함하는 절연막 상에 도전막을 형성시키는 단계; 상기 절연막의 표면이 노출되도록 상기 도전막을 에치백시키는 단계; 상기 표면이 노출된 절연막을 설정된 두께까지로 에치백시키는 단계; 및 상기 설정된 두께까지로 에치백이 이루어진 절연막 상에 도전막을 형성시키는 단계를 구비하여 이루어짐을 특징으로 한다.
상기 절연막을 설정된 두께까지로 에치백시키는 단계와 상기 절연막 상에 도전막을 형성시키는 단계 사이에 상기 설정된 두께까지로 에치백이 이루어진 절연막 상에 잔류하는 도전막을 제거시키는 단계를 더 구비하는 것이 바람직하다.
상기 절연막은 산화막을, 상기 도전막은 폴리실리콘막을 형성시키는 것이 바람직하다.
상기 절연막 상에 잔류하는 도전막은 CMP공정을 수행하여 제거시키는 것이 바람직하다.
본 발명에 따른 반도체소자의 제조방법은, 반도체기판 상에 절연막을 소정의 두께로 형성시키는 단계; 상기 반도체기판 상에 콘택홀이 형성되도록 상기 절연막의 소정의 영역을 제거시키는 단계; 상기 콘택홀을 포함하는 절연막 상에 도전막을 형성시키는 단계; 상기 절연막이 설정된 두께로 반도체기판 상에 형성되도록 상기 도전막 및 절연막을 제거시키는 단계; 및 상기 설정된 두께까지로 에치백이 이루어진 절연막 상에 도전막을 형성시키는 단계를 구비하여 이루어짐을 특징으로 한다.
상기 절연막은 산화막을, 상기 도전막은 폴리실리콘막을 형성시키는 것이 바람직하다.
상기 절연막 및 도전막의 제거는 CMP공정을 수행하여 제거시키는 것이 바람직하다.
이하, 본 발명의 구체적인 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
여기서 본 발명은 도1 내지 도7로 이루어지는 실시예를 제 1 실시예로 하고, 다른 공정의 수행으로 이루어지는 실시예를 제 2 실시예로 한다.
제 1 실시예
도1 내지 도7은 본 발명에 따른 반도체소자의 제조방법의 일 실시예를 나타내는 단면도이다.
먼저, 도1은 반도체기판(10) 상에 절연막(12)을 형성시킨 상태를 나타내고 있다.
여기서 본 발명의 상기 절연막(12)은 설정된 두께보다 충분히 높게 형성시킬 수 있고, 또한 상기 절연막(12)은 산화막을 형성시킬 수 있다.
그리고 도2 및 도3은 상기 반도체기판(10) 상에 콘택홀이 형성되도록 상기 절연막(12)의 소정의 영역을 제거시킨 후, 상기 콘택홀을 포함하는 절연막(12) 상에 도전막(14)을 형성시킨 상태를 나타내고 있다.
여기서 본 발명은 상기 도전막(14)을 폴리실리콘막(Poly Silicon Film)을 형성시킬 수 있다.
계속해서 도4는 상기 절연막(12)의 표면이 노출되도록 상기 도전막(14)을 에치백(Etch Back)시킨 상태를 나타내고 있다.
그리고 도5는 상기 표면이 노출된 절연막(12)을 설정된 두께까지로 상기 절연막(12)을 에치백시킨 상태를 나타내고 있다.
여기서 본 발명은 상기 반도체기판(10) 상에 절연막(12)을 충분한 두께로 형성시킨 후, 상기 절연막(12)을 설정된 두께만큼으로 에치백시키는 것으로써, 상기 에치백의 수행으로 잔류하는 절연막(12)의 두께는 반도체소자의 제조시 설정되는 두께이다.
즉, 본 발명은 상기 반도체소자의 제조시 설정된 두께가 잔류하도록 공정을 수행하는 것으로써, 본 발명의 내용을 이해하는 당업자라면 상기 반도체기판(10) 상에 최초로 형성시키는 절연막(12)의 두께를 에치백시키는 두께를 고려하여 적절히 조절할 수 있다.
계속해서 도6은 상기 설정된 두께까지로 에치백이 이루어진 절연막(12) 상에 잔류하는 도전막(14)을 상기 절연막(12)의 표면까지로 제거시킨 상태를 나타낸다.
여기서 본 발명은 상기 도전막(14)의 제거를 에치백 또는 CMP(Chemical Mechanical Polishing)공정 등의 수행으로 제거시킬 수 있고, 실시예에서는 상기 CMP공정을 수행하여 상기 도전막(14)을 제거시킨다.
그리고 도7은 상기 절연막(12)의 표면까지로 제거가 이루어진 도전막(14)을 포함하는 절연막(12) 상에 도전막(16)을 형성시킨 상태를 나타낸다.
여기서 상기 절연막(12) 상에 형성시키는 도전막(16)을 상기의 콘택홀을 포함하는 절연막(12) 상에 형성시킨 도전막(14)과 동일한 막을 형성시킬 수 있는 것으로써, 본 발명에서는 상기 도전막(16)을 폴리실리콘막을 형성시킨다.
이러한 구성으로 이루어지는 본 발명의 제 1 실시예는 상기 절연막(12)을 이용한 콘택홀의 형성시 상기 콘택홀의 슬로프를 이용함으로써 상기 콘택홀의 선폭을 최소화시킬 수 있다.
즉, 상기 콘택홀이 저면으로 갈수록 그 선폭이 줄어드는 것을 이용하는 것으로써 상기 콘택홀이 형성되는 절연막(12)을 충분한 두께로 형성시킨 후, 에치백의 수행으로 상기 절연막(12)을 설정된 두께로 형성시킴으로써 상기 콘택홀의 선폭을 미세하게 형성시킬 수 있다.
실예로 상기 콘택홀의 상부의 선폭이 0.31μm 형성될 때, 상기 콘택홀의 저면의 선폭은 0.075μm로 형성된다.
이에 따라 본 발명은 상기 실시예의 경우에서와 같이 응용할 때 상기 콘택홀의 선폭을 0.10μm 내지 0.15μm 정도로 형성시킬 수 있다.
따라서 본 발명은 상기 콘택홀의 선폭을 최근의 반도체소자가 요구하는 스펙으로 제조할 수 있다.
제 2 실시예
먼저, 반도체기판 상에 절연막을 형성시키고, 상기 반도체기판 상에 콘택홀이 형성되도록 상기 절연막의 소정의 영역을 제거시킨다.
여기서 제 2 실시예 또한 제 1 실시예에서와 같이 상기 절연막을 산화막으로 형성시킬 수 있다.
그리고 상기 절연막 상에 도전막을 형성시킨 후, 상기 도전막 및 절연막을 제거시킨다.
여기서 본 발명의 제 2 실시예의 도전막은 폴리실리콘막을 형성시킬 수 있다.
그리고 상기 도전막 및 절연막의 제거는 설정된 두께만큼으로 재거시키는 것으로써, 상기 도전막 및 절연막의 제거는 에치백 또는 CMP공정을 수행하여 제거할 수 있고, 제 2 실시예에서는 CMP공정을 수행하여 상기 도전막 및 절연막을 제거시킨다.
이에 따라 반도체기판 상에 잔류하는 콘택홀을 포함하는 절연막 상에 도전막을 형성시킨다.
여기서 상기 반도체기판 상에 잔류하는 절연막의 두께는 설정된 두께로 상기 도전막 및 절연막을 제거시켜 형성시킬 수 있는 것으로써, 본 발명의 제 2 실시예를 이해하는 당업자라면 용이하게 실시할 수 있다.
또한 상기 도전막 및 절연막의 제거로 반도체기판 상에 잔류하는 절연막 상에 형성시키는 도전막은 폴리실리콘막을 형성시킬 수 있다.
이에 따라 본 발명의 제 2 실시예는 전술한 제 1 실시예와 동일한 선폭을 가지는 콘택홀을 형성시킬 수 있다.
전술한 구성으로 이루어지는 본 발명의 구체적인 실시예에 대한 작용 및 효과에 대하여 설명한다.
여기서 본 발명은 제 1 실시예에 대한 작용 및 효과에 대하여 설명하는 것으로써, 제 1 실시예를 이해하는 당업자라면 제 2 실시예 또한 충분히 수행할 수 있다.
먼저, 반도체기판(10) 상에 절연막(12)인 산화막을 충분한 두께를 확보하는 상태로 형성시킨다.
여기서 상기 절연막(12)의 두께는 4,000Å 정도의 두께를 에치백할 수 있는 정도로 형성시킨다.
그리고 상기 절연막(12)의 소정의 영역을 제거시켜 반도체기판(10) 상에 콘택홀을 형성시키는 것으로써, 상기 콘택홀의 선폭은 그 상부를 기준으로 하여 0.30μm 정도로 형성시킨다.
여기서 일반적인 콘택홀의 슬로프를 감안할 때 상기 콘택홀의 저면의 선폭은 0.075μm 정도로 형성된다.
계속해서 상기 콘택홀을 포함하는 절연막(12) 상에 폴리실리콘막으로 이루어지는 도전막(14)을 형성시킨다.
여기서 상기 도전막(14)은 후속되는 절연막(12)으 에치백의 수행시 콘택홀의 사이드월(Side Wall)이 어택(Attack)받지 않도록 하기 위함이다.
그리고 상기 절연막(12)의 표면이 노출되도록 상기 도전막(14)을 에치백시킨 후, 상기 절연막(12)을 설정된 두께만큼으로 에치백시킨다.
이에 따라 상기 반도체기판(10) 상에 잔류하는 절연막(12)의 두께는 최초의 설계된 두께가 잔류한다.
그리고 상기 절연막(12)의 에치백은 상기 콘택홀의 상부의 선폭이 0.20μm 정도로 형성되도록 수행할 수 있다.
여기서 본 발명의 상기 에치백은 상기 콘택홀의 슬로프 등을 고려하여 수행할 수 있다.
계속해서 상기 설정된 두께로 에치백이 이루어진 절연막(12) 상에 잔류하는 도전막(14)을 제거시키는 CMP공정을 수행한다.
그리고 상기 도전막(14)이 제거된 절연막(12) 상에 폴리실리콘막으로 이루어지는 도전막(16)을 형성시킨다.
이러한 구성으로 이루어지는 본 발명은 상기 콘택홀이 형성되는 절연막(12)을 충분한 두께로 형성시켜 상기 콘택홀의 형성시 나타나는 슬로프를 이용하여 상기 콘택홀의 선폭을 최소화시킬 수 있다.
이에 따라 본 발명은 콘택홀의 선폭을 미세하게 형성시킬 수 있어, 최근의 반도체소자의 제조에 적절하게 응용할 수 있다.
그리고 본 발명의 제 2 실시예로 형성되는 콘택홀의 선폭 또한 상기의 제 1 실시예와 동일한 선폭으로 구현시킬 수 있고, 이에 따라 나타나는 작용 및 효과 등도 동일하게 나타난다.
따라서, 본 발명에 의하면 콘택홀의 선폭을 최소화시킬 수 있어 미세한 콘택홀의 선폭을 요구하는 반도체소자의 제조에 대응할 수 있고, 또한 반도체소자의 신뢰도가 향상되는 효과가 있다.
이상에서 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.

Claims (9)

  1. 반도체기판 상에 절연막을 소정의 두께로 형성시키는 단계;
    상기 반도체기판 상에 콘택홀(Contact Hole)이 형성되도록 상기 절연막의 소정의 영역을 제거시키는 단계;
    상기 콘택홀을 포함하는 절연막 상에 도전막을 형성시키는 단계;
    상기 절연막의 표면이 노출되도록 상기 도전막을 에치백(Etch Back)시키는 단계;
    상기 표면이 노출된 절연막을 설정된 두께까지로 에치백시키는 단계; 및
    상기 설정된 두께까지로 에치백이 이루어진 절연막 상에 도전막을 형성시키는 단계;
    를 구비하여 이루어짐을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 절연막을 설정된 두께까지로 에치백시키는 단계와 상기 절연막 상에 도전막을 형성시키는 단계 사이에 상기 설정된 두께까지로 에치백이 이루어진 절연막 상에 잔류하는 도전막을 제거시키는 단계를 더 구비함을 특징으로 하는 상기 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 절연막은 산화막을 형성시킴을 특징으로 하는 상기 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 도전막은 폴리실리콘막(Poly Silicon Film)을 형성시킴을 특징으로 하는 상기 반도체소자의 제조방법.
  5. 제 2 항에 있어서,
    상기 절연막 상에 잔류하는 도전막은 CMP(Chemical Mechanical Polishing)공정을 수행하여 제거시킴을 특징으로 하는 상기 반도체소자의 제조방법.
  6. 반도체기판 상에 절연막을 소정의 두께로 형성시키는 단계;
    상기 반도체기판 상에 콘택홀이 형성되도록 상기 절연막의 소정의 영역을 제거시키는 단계;
    상기 콘택홀을 포함하는 절연막 상에 도전막을 형성시키는 단계;
    상기 절연막이 설정된 두께로 반도체기판 상에 형성되도록 상기 도전막 및 절연막을 제거시키는 단계; 및
    상기 설정된 두께까지로 에치백이 이루어진 절연막 상에 도전막을 형성시키는 단계;
    를 구비하여 이루어짐을 특징으로 하는 반도체소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 절연막은 산화막을 형성시킴을 특징으로 하는 상기 반도체소자의 제조방법.
  8. 제 6 항에 있어서,
    상기 도전막은 폴리실리콘막을 형성시킴을 특징으로 하는 상기 반도체소자의 제조방법.
  9. 제 6 항에 있어서,
    상기 절연막 및 도전막의 제거는 CMP공정을 수행하여 제거시킴을 특징으로 하는 상기 반도체소자의 제조방법.
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