KR19990030784A - 반도체소자의 콘택홀 형성방법 - Google Patents

Abstract

반도체소자의 콘택홀 형성방법에 관한 것으로 특히, 서브 미크론 이하의 논리(logic) 제품에서의 콘택홀 형성시 프로파일의 안정성 및 식각잔류물의 발생을 방지할 수 있는 반도체소자의 콘택홀 형성방법에 관한 것이다. 이와 같은 반도체소자의 콘택홀 형성방법은 기판을 준비하는 단계, 상기 기판상에 감광막을 도포한후 콘택홀 영역에만 남도록 패터닝하는 단계, 상기 패터닝된 감광막을 포함한 상기 기판 전면상에 절연막을 형성하는 단계, 상기 절연막을 연마하여 상기 감광막의 상면을 노출시키는 단계, 상기 감광막을 제거하여 콘택홀을 형성하는 단계를 포함한다.

Description

반도체소자의 콘택홀 형성방법

본 발명은 반도체소자의 콘택홀 형성방법에 관한 것으로 특히, 서브 미크론 이하의 논리(logic) 제품에서의 콘택홀 형성시 식각잔류물의 발생을 방지할 수 있는 반도체소자의 콘택홀 형성방법에 관한 것이다.

반도체소자 제조기술이 발전하면서 전자회로의 미세화와 그 집적도의 증대가 진행되고 있고, 그 중에서 콘택홀 등을 형성하기 위한 절연막의 식각공정은 소자의 크기가 작아지면서 공정기술상의 어려움도 함께 증가하고 있다.

특히, 콘택홀 형성공정은 그 크기가 작아지면서 패턴 밀도(density)에 따른 마이크로 로딩 효과가 증가하고, 작은 크기의 홀 내부에서 발생한 폴리머들이 쉽게 밖으로 방출되지 않아 오픈 콘택 페일(open contact fail)의 가능성이 증가되고 있다.

또한, 논리 제품의 경우 다층배선을 추구하고 있기 때문에 이에 따른 홀 식각공정수도 증가하고 있다. 특히, 비아 홀(via hole) 공정의 경우 통상적으로 층간 절연막으로 이용하는 탄화불소가스와 금속과의 반응으로 금속성 폴리머를 형성하는 데 이와 같은 금속성 폴리머는 접촉저항을 증가시키고 오픈 콘택 페일을 유도하여 파티클의 문제를 유발하기 때문에 이에 대한 발생을 최대한 억제하는 것이 비아 식각의 핵심기술이라 하겠다.

이하에서, 종래 반도체소자의 콘택홀 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.

도 1a 내지 도 1f는 종래 반도체소자의 콘택홀 형성공정 단면도이다.

먼저, 도 1a에 나타낸 바와 같이 기판(1)상에 전도층을 형성한후 선택적으로 패터닝하여 소정거리를 갖는 전도층 패턴(2)을 형성한다.

도 1b에 나타낸 바와 같이, 상기 전도층 패턴(2)을 포함한 기판(1) 전면상에 층간 절연막으로써 산화막(3)을 형성한다.

도 1c에 나타낸 바와 같이, 상기 산화막(3)을 평탄화시킨다. 이때, 화학기계적경면연마공정을 사용한다.

도 1d에 나타낸 바와 같이, 상기 연마된 산화막(3)상에 감광막(PR)을 도포한다음, 노광 및 현상공정으로 상기 전도층 패턴(2)과 동일한 위치의 산화막(3)이 노출되도록 상기 감광막(PR)을 패터닝한다.

도 1e에 나타낸 바왁 같이, 패터닝된 상기 감광막(PR)을 마스크로 이용한 식각공정으로 상기 산화막(3)을 선택적으로 제거하여 상기 전도층 패턴(2)의 상측면이 노출되는 콘택홀(4)을 형성한다.

도 1f에 나타낸 바와 같이, 상기 감광막(PR)을 제거한다.

도 2는 종래 반도체소자의 콘택홀 형성공정중 도 1d의 평면도이다.

종래 반도체소자의 콘택홀 형성방법에 있어서는 콘택홀 형성시 우선, 산화막과 감광막, 감광막과 전도층 패턴과의 고 선택비가 요구되어 그렇지 못할 경우는 콘택홀의 프로파일이 제대로 형성되지 않고, 하부의 전도층 패턴의 로스(loss)가 발생되기 쉬워 전기적 특성을 저하시키기 쉬웠고, 특히 전도층 패턴과 전도층을 콘택시켜주는 비아 홀의 경우에 있어서는 금속서의 폴리머를 발생시켜 폴리머를 제거하기 위한 별도의 후속공정이 요구되는 문제점이 있었다.

본 발명은 상기한 바와 같은 종래 반도체소자의 콘택홀 형성방법의 문제점을 해결하기 위하여 안출한 것으로 콘택홀을 형성할 영역에 감광막을 미리 형성하여 안정된 프로파일 및 식각잔류뮬의 발생가능성을 없앤 반도체소자의 콘택홀 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1f는 종래 반도체소자의 콘택홀 형성공정 단면도

도 2는 도 1d의 평면도

도 3a 내지 도 3f는 본 발명 반도체소자의 콘택홀 형성공정 단면도

도 4는 도 3e의 평면도

도면의 주요부분에 대한 부호의 설명

11 : 기판 12 : 전도층 패턴

13a : 절연막 14 : 콘택홀

본 발명에 따른 반도체소자의 콘택홀 형성방법은 기판을 준비하는 단계, 상기 기판상에 감광막을 도포한후 콘택홀 영역에만 남도록 패터닝하는 단계, 상기 패터닝된 감광막을 포함한 상기 기판 전면상에 절연막을 형성하는 단계, 상기 절연막을 연마하여 상기 감광막의 상면을 노출시키는 단계, 상기 감광막을 제거하여 콘택홀을 형성하는 단계를 포함한다.

이와 같은 본 발명 반도체소자의 콘택홀 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.

도 3a 내지 도 3f는 본 발명 반도체소자의 콘택홀 형성공정 단면도이다.

먼저, 도 3a에 나타낸 바왁 같이, 기판(11)상에 전도층을 형성한후 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 소정거리를 갖는 전도층 패턴(12)을 형성한다.

도 3b에 나타낸 바와 같이, 상기 전도층 패턴(12)을 포한한 기판(11) 전면상에 감광막(PR)을 도포한다.

도 3c에 나타낸 바와 같이, 콘택홀 영역을 정의하여 콘택홀 영역에만 남도록 상기 감광막(PR)을 패터닝한다. 이때, 상기 콘택홀 영역은 상기 전도층 패턴(12)의 상측으로 정의한다. 즉, 상기 감광막(PR)을 기둥(PILLAR)형상으로 패터닝하는 것이다.

도 3d에 나타낸 바와 같이, 상기 감광막(PR)을 포함한 기판(11) 전면에 절연막(13)을 형성한다. 이때, 상기 절연막(13)은 산화막과 질화막중 어느 하나로 형성한다.

도 3e에 나타낸 바와 같이, 화학기계적경면연마법으로 상기 절연막(13)이 평탄화되도록 연마하여 상기 감광막(PR)의 상면을 노출시킨다. 이때, 상기 감광막(PR)역시 소정 깊이 연마된다.

도 3f에 나타낸 바와 같이, 산소(O₂)가스를 사용하여 상기 기둥 형상의 감광막(PR)을 제거한다.

도 4는 본 발명 반도체소자의 콘택홀 형성공정중 도 3e의 평면도이다.

본 발명에 따른 반도체소자의 콘택홀 형성방법에 있어서는 콘택홀을 형성할 부분에 기둥 형상의 감광막을 형성한후 절연막을 형성하고, 절연막을 포함한 감광막을 평탄화한다음 감광막을 선택적으로 제거하는 것으로 콘택홀을 형성하므로 콘택홀의 프로파일이 우수하고, 특히 폴리머와 같은 식각잔류물이 남는 것을 방지하므로 신뢰도 높은 콘택홀 형성방법을 제공할 수 있다.

Claims (2)

1. 기판을 준비하는 단계;

   상기 기판상에 감광막을 도포한후 콘택홀 영역에만 남도록 패터닝하는 단계;

   상기 패터닝된 감광막을 포함한 상기 기판 전면상에 절연막을 형성하는 단계;

   상기 절연막을 연마하여 상기 감광막의 상면을 노출시키는 단계;

   상기 감광막을 제거하여 콘택홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
2. 상기 절연막은 산화막과 질화막중 어느 하나로 형성하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.