KR20050063327A - 반도체 장치의 금속배선 형성방법 - Google Patents

Abstract

본 발명은 반도체 장치의 금속배선 형성방법에 관한 것으로, 반도체 소자가 형성된 기판의 상부전면에 저유전율 절연막을 증착하는 단계와; 상기 저유전율 절연막의 상부에 알루미늄층, 질화티타늄층, 산화막 적층 구조의 하드 마스크를 증착하는 단계와; ArF노광 장비를 이용하여, 상기 하드 마스크를 패터닝하는 단계와; 상기 하드 마스크를 식각의 마스크로 사용하는 식각공정으로 상기 저유전율 절연막에 콘택홀을 형성하여 반도체 소자의 특정영역을 노출시키는 단계와; 상기 콘택홀에 플러그를 형성하고, 그 저유전율 절연막의 상부에 위치하는 금속 및 알루미늄을 연속공정으로 제거하는 단계와; 상기 플러그 상에 위치하는 금속배선을 형성하는 단계로 이루어진다. 이와 같은 구성에 의하여 본 발명은 상대적으로 선택비가 낮은 ArF 노광공정을 이용하여 보다 미세한 콘택홀의 형성을 위하여 산화막과 알루미늄 적층구조의 하드 마스크를 사용함으로써, 신규한 장비를 개발하지 않고도 기존의 장비 및 공정기술을 이용하여 보다 미세한 콘택홀을 형성할 수 있는 효과가 있다.

Description

반도체 장치의 금속배선 형성방법{manufacturing method for metal line on semiconductor device}

본 발명은 반도체 장치의 금속배선 형성방법에 관한 것으로, 특히 nm급 이하의 극 미세소자에 적용되는 보다 높은 산화막에 콘택홀을 형성하고, 그 콘택홀을 통해 금속배선을 형성할 수 있는 반도체 장치의 금속배선 형성방법에 관한 것이다.

최근 반도체 장치의 크기가 nm이하의 극 미세소자까지 작아짐에 따라 반도체 소자들의 보호를 위한 절연막의 높이가 높아지고 있으며, 그 높이는 35000Å이상이다.

이와 같은 절연막의 높이의 증가는 반도체 소자의 특정영역과 접하는 외부의 금속배선 형성공정을 어렵게 하고 있으며, 현재 사용하고 있는 절연막을 식각하는 방법은 KrF(248nm) 노광장비와, 0.86㎛의 포토레지스트를 이용하여 절연막에 콘택홀을 형성하고 있으나, 소자의 집적도가 보다 향상되고, 절연막의 높이가 높아지면 이를 이용하여 금속배선의 형성을 위한 콘택홀을 형성할 수 없는 문제점이 있었다.

즉, 요구되는 콘택홀의 깊이는 더 깊어지고, 그 콘택홀의 직경은 더 줄어들게 되어 현재 사용하는 노광 장비 및 식각 소프트 마스크로는 콘택홀을 형성할 수 없는 문제점이 있었다.

상기와 같은 문제점을 감안한 본 발명은 반도체 장치의 집적도가 증가하고, 그 반도체 장치의 보호를 위한 절연막의 두께가 보다 두꺼워 지는 경우에도, 용이하게 금속배선 형성을 위한 콘택홀을 형성할 수 있는 반도체 장치의 금속배선 형성방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명은 반도체 소자가 형성된 기판의 상부전면에 저유전율 절연막을 증착하는 단계와; 상기 저유전율 절연막의 상부에 알루미늄층, 질화티타늄층, 산화막 적층 구조의 하드 마스크를 증착하는 단계와; ArF노광 장비를 이용하여, 상기 하드 마스크를 패터닝하는 단계와; 상기 하드 마스크를 식각의 마스크로 사용하는 식각공정으로 상기 저유전율 절연막에 콘택홀을 형성하여 반도체 소자의 특정영역을 노출시키는 단계와; 상기 콘택홀에 플러그를 형성하고, 그 저유전율 절연막의 상부에 위치하는 금속 및 알루미늄을 연속공정으로 제거하는 단계와; 상기 플러그 상에 위치하는 금속배선을 형성하는 단계로 구성함에 그 특징이 있다.

상기와 같이 구성되는 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 1a 내지 도 1g는 본 발명에 따르는 반도체 장치의 금속배선 형성공정의 수순단면도로서, 이에 도시한 바와 같이 반도체 장치(1)의 상부전면에 저유전율 절연막(ILD, 2)을 증착하는 단계(도 1a)와; 상기 저유전율 절연막(2)의 상부전면에 알루미늄(3), 질화티타늄(4), 산화막(PETEOS, 5)을 증착하는 단계(도 1b)와; 상기 산화막(5), 질화티타늄(4), 알루미늄(3)을 패터닝하여 콘택홀을 형성할 저유전율 절연막(2)의 상부를 노출시키는 단계(도 1c)와; 상기 산화막(5)과 질화티타늄(4)을 제거하고, 알루미늄(3)을 식각마스크로 사용하는 식각공정으로, 상기 노출된 저유전율 절연막(2)을 식각하여 콘택홀을 형성하는 단계(도 1d)와; 상기 구조의 상부에 배리어 금속(6)과 텅스텐(7)을 증착하여 상기 콘택홀을 통해 상기 반도체 장치(1)의 특정영역에 접속되는 플러그를 형성하는 단계(도 1e)와; 상기 저유전율 절연막(2)의 상부에 위치하는 텅스텐(7), 배리어 금속(6) 및 알루미늄(3)을 제거하는 단계(도 1f)와; 상기 구조의 상부에 알루미늄을 증착하고, 패터닝하여 상기 플러그 상부에 접속되는 금속배선(8)을 형성하는 단계(도 1g)로 구성된다.

이와 같이 구성되는 본 발명 반도체 장치의 금속배선 형성방법을 좀 더 상세히 설명한다.

먼저, 도 1a에 도시한 바와 같이 반도체 소자들이 형성된 기판의 상부 전면에 저유전율 절연막(2)을 증착한다.

그 다음, 도 1b에 도시한 바와 같이 상기 저유전율 절연막(2)의 상부전면에 알루미늄(3), 질화티타늄(4), 산화막(5)을 순차적으로 증착한다.

이때, 증착되는 알루미늄(3)은 2회의 증착공정으로 3000Å의 두께로 증착한다.

증착방법은 400℃의 온도에서, 12kW의 전력을 사용하며 히팅을 하지 않은 상태로 1500Å 두께의 시드층 형성한 후, 3kW에서 히팅을 한 상태로 1500Å의 알루미늄을 증착한다.

이와 같이 2회의 서로 다른 공정조건으로 알루미늄(3)을 증착하는 이유는, 알루미늄의 증착시 티타늄을 증착할 필요가 없기 때문에 고전력을 사용하여 시드층을 형성하고, 저전력을 사용하여 가열을 하면서 천천히 알루미늄을 증착하여, 상부층이 평탄한 알루미늄(3) 층을 얻기 위한 것이다.

상기 질화티타늄(4)은 그 두께가 200Å이 되도록 증착하며, 그 상부에 PETEOS 산화막(5)을 1000Å의 두께로 증착한다.

그 다음, 도 1c에 도시한 바와 같이 상기 산화막(5)의 상부전면에 포토레지스트를 도포하고, 그 포토레지스트를 ArF 노광장비를 이용하여 패터닝한다.

그 다음, 상기 포토레지스트 패턴을 식각마스크로 사용하는 식각공정으로 그 하부에 적층된 산화막(5), 질화티타늄(4) 및 알루미늄(3)을 순차적으로 식각하여 콘택홀이 형성될 위치의 저유전율 절연막(2)을 노출시킨다.

상기 산화막(5)을 최상층에 두고, 패턴을 형성하는 이유는 산화막의 경우, 금속이나 질화막에 비하여 높은 식각 선택비를 가지고 있으며, 상대적으로 낮은 두께의 포토레지스트를 사용해야 하는 ArF 노광장비를 이용하여 패턴을 형성하기에 적합하기 때문이다.

그 다음, 도 1d에 도시한 바와 같이 상기 포토레지스트와, 그 하부의 산화막(5) 및 질화티타늄(4)을 제거하고, 노출되는 알루미늄(3)을 식각의 하드 마스크로 사용하는 식각공정으로 상기 저유전율 절연막(2)에 콘택홀을 형성하여 반도체 장치(1)의 특정 영역을 노출시킨다.

이때 상기 알루미늄(3)은 산화막의 식각을 위한 식각 가스에 대한 내성이 포토레지스트에 비하여 강하기 때문에 보다 깊은 콘택홀을 형성하는 공정에서 보다 놓은 마진을 가지는 공정을 수행할 수 있다.

그 다음, 도 1e에 도시한 바와 같이 상기 콘택홀이 형성된 저유전율 절연막(2)의 상부전면에 배리어 금속(6)으로 티타늄과 질화티타늄을 증착하고, 텅스텐(7)을 증착한다.

그 다음, 도 1f 에 도시한 바와 같이 상기 저유전율 절연막(2)의 상부에 위치하는 텅스텐(7)과 배리어 금속(6) 및 알루미늄(3)을 에치백(etch-back)하여 제거하여, 상기 콘택홀 내에 플러그가 형성된 저유전율 절연막(2)의 상부를 노출시킨다.

상기 배리어 금속(6)과 알루미늄(3)을 제거하는 공정은 단일 공정으로 진행될 수 있다.

즉, 배리어 금속(6)인 티타늄 및 질화티타늄을 제거하는 식각가스인 Cl₂와 BCl₃를 이용하여 알루미늄(3)을 제거할 수 있기 때문에 추가적인 챔버의 이동이나, 다른 공정의 추가 없이 공정을 진행할 수 있게 된다.

그 다음, 도 1g에 도시한 바와 같이 상기 구조의 상부전면에 배리어금속과 텅스텐을 증착하고, 이를 패터닝하여 상기 저유전율 절연막(2)에 형성된 플러그의 상부에 접하는 금속배선(8)을 형성한다.

이상에서는 본 발명을 특정의 바람직한 실시 예들을 들어 도시하고 설명하였으나, 본 발명은 상기한 실시 예들에 한정되지 않으며 본 발명의 개념을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능하다.

상기한 바와 같이 본 발명 반도체 장치의 금속배선 형성방법은 상대적으로 선택비가 낮은 ArF 노광공정을 이용하여 보다 미세한 콘택홀의 형성을 위하여 산화막과 알루미늄 적층구조의 하드 마스크를 사용함으로써, 신규한 장비를 개발하지 않고도 기존의 장비 및 공정기술을 이용하여 보다 미세한 콘택홀을 형성할 수 있는 효과가 있다.

도 1a 내지 도 1g는 본 발명에 따르는 반도체 장치의 금속배선의 제조공정 수순 단면도.

*도면의 주요 부분에 대한 부호의 설명*

1:반도체 장치 2:저유전율 절연막

3:알루미늄 4:질화티타늄

5:산화막 6:배리어 금속

7:텅스텐 8:금속배선

Claims (3)

1. 반도체 소자가 형성된 기판의 상부전면에 저유전율 절연막을 증착하는 단계와;

   상기 저유전율 절연막의 상부에 알루미늄층, 질화티타늄층, 산화막 적층 구조의 하드 마스크를 증착하는 단계와;

   ArF노광 장비를 이용하여, 상기 하드 마스크를 패터닝하는 단계와;

   상기 하드 마스크를 식각의 마스크로 사용하는 식각공정으로 상기 저유전율 절연막에 콘택홀을 형성하여 반도체 소자의 특정영역을 노출시키는 단계와;

   상기 콘택홀에 플러그를 형성하고, 그 저유전율 절연막의 상부에 위치하는 금속 및 알루미늄을 연속공정으로 제거하는 단계와;

   상기 플러그 상에 위치하는 금속배선을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
2. 제 1항에 있어서, 상기 알루미늄층은 고전력을 사용하며 가열 하지 않은 상태로 상기 저유전율 절연막상에 알루미늄을 증착하여, 시드층 형성하는 단계와,

   저전력을 사용하며 가열을 한 상태에서 상기 시드층의 상부에 알루미늄을 증착하여 상부가 평탄한 알루미늄층을 형성하는 단계를 통해 증착되는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
3. 제 1항에 있어서, 상기 플러그의 일부와 알루미늄은 동일 공정으로 제거되는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.