JP2001185616A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 配線上の層間絶縁膜に接続孔を形成する際、
その接続孔と配線との間に合わせずれが生じても接続孔
の信頼性の悪化を抑制できる半導体装置の製造方法を提
供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
第１の層間絶縁膜１上にアモルファスＳｉ膜を形成する
工程と、アモルファスＳｉ膜２ａ上に第２のＡｌ合金配
線３ａを形成する工程と、この配線３ａの側壁にサイド
ウオール４ａを形成する工程と、サイドウオール４ａ及
び配線３ａをマスクとしてアモルファスＳｉ膜をエッチ
ングする工程と、第１の層間絶縁膜１、サイドウオール
４ａ及び配線３ａの上に第２の層間絶縁膜５を形成する
工程と、上記配線３ａ及びアモルファスＳｉ膜２ａをエ
ッチングストッパーとして第２の層間絶縁膜５をエッチ
ングすることによりビアホール５ａを形成する工程と、
を具備するものである。
その接続孔と配線との間に合わせずれが生じても接続孔
の信頼性の悪化を抑制できる半導体装置の製造方法を提
供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
第１の層間絶縁膜１上にアモルファスＳｉ膜を形成する
工程と、アモルファスＳｉ膜２ａ上に第２のＡｌ合金配
線３ａを形成する工程と、この配線３ａの側壁にサイド
ウオール４ａを形成する工程と、サイドウオール４ａ及
び配線３ａをマスクとしてアモルファスＳｉ膜をエッチ
ングする工程と、第１の層間絶縁膜１、サイドウオール
４ａ及び配線３ａの上に第２の層間絶縁膜５を形成する
工程と、上記配線３ａ及びアモルファスＳｉ膜２ａをエ
ッチングストッパーとして第２の層間絶縁膜５をエッチ
ングすることによりビアホール５ａを形成する工程と、
を具備するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、配線上の層間絶縁
膜に接続孔を形成する半導体装置及びその製造方法に関
する。特には、その接続孔と配線との間に合わせずれが
生じても接続孔の信頼性の悪化を抑制できる半導体装置
及びその製造方法に関する。
膜に接続孔を形成する半導体装置及びその製造方法に関
する。特には、その接続孔と配線との間に合わせずれが
生じても接続孔の信頼性の悪化を抑制できる半導体装置
及びその製造方法に関する。
【０００２】
【従来の技術】図８は、従来の半導体装置の製造方法を
説明するための断面図である。
説明するための断面図である。
【０００３】第１の層間絶縁膜１０１上にバリアメタル
膜（図示せず）を形成し、このバリアメタル膜上にスパ
ッタ法によりＡｌ合金膜を堆積する。この後、このＡｌ
合金膜上にスパッタ法によりＴｉＮ膜（図示せず）を堆
積する。次に、このＴｉＮ膜上にレジスト膜を塗布し、
このレジスト膜を露光、現像することにより、ＴｉＮ膜
上にはレジストパターン（図示せず）が形成される。
膜（図示せず）を形成し、このバリアメタル膜上にスパ
ッタ法によりＡｌ合金膜を堆積する。この後、このＡｌ
合金膜上にスパッタ法によりＴｉＮ膜（図示せず）を堆
積する。次に、このＴｉＮ膜上にレジスト膜を塗布し、
このレジスト膜を露光、現像することにより、ＴｉＮ膜
上にはレジストパターン（図示せず）が形成される。
【０００４】この後、このレジストパターンをマスクと
してＴｉＮ膜、Ａｌ合金膜及びバリアメタル膜をエッチ
ングする。これにより、第１の層間絶縁膜１０１上には
Ａｌ合金配線１０３が形成される。次に、Ａｌ合金配線
１０３を含む全面上にＣＶＤ（Chemical Vapor Deposit
ion）法によりＳｉＯ2膜からなる第２の層間絶縁膜１０
５を堆積する。
してＴｉＮ膜、Ａｌ合金膜及びバリアメタル膜をエッチ
ングする。これにより、第１の層間絶縁膜１０１上には
Ａｌ合金配線１０３が形成される。次に、Ａｌ合金配線
１０３を含む全面上にＣＶＤ（Chemical Vapor Deposit
ion）法によりＳｉＯ2膜からなる第２の層間絶縁膜１０
５を堆積する。
【０００５】この後、第２の層間絶縁膜１０５上にレジ
スト膜（図示せず）を塗布し、フォトリソグラフィ技術
を用いてレジスト膜を露光、現像することにより、第２
の層間絶縁膜１０５上に図示せぬレジストパターンが形
成される。次に、このレジストパターンをマスクとして
第２の層間絶縁膜１０５をエッチングする。これによ
り、この層間絶縁膜１０５にＡｌ合金配線１０３上に位
置するビアホール（接続孔）１０５ａが形成される。こ
の後、このビアホール１０５ａ内及び層間絶縁膜１０５
上にＡｌ合金配線（図示せず）を形成する。
スト膜（図示せず）を塗布し、フォトリソグラフィ技術
を用いてレジスト膜を露光、現像することにより、第２
の層間絶縁膜１０５上に図示せぬレジストパターンが形
成される。次に、このレジストパターンをマスクとして
第２の層間絶縁膜１０５をエッチングする。これによ
り、この層間絶縁膜１０５にＡｌ合金配線１０３上に位
置するビアホール（接続孔）１０５ａが形成される。こ
の後、このビアホール１０５ａ内及び層間絶縁膜１０５
上にＡｌ合金配線（図示せず）を形成する。
【０００６】
【発明が解決しようとする課題】ところで、上記従来の
半導体装置の製造方法では、第２の層間絶縁膜１０５に
ビアホール１０５ａを形成する際のレジスト膜の露光工
程において、Ａｌ合金配線１０３との合わせずれが生じ
ることがある。これにより、図８に示すように、第２の
層間絶縁膜１０５をエッチングして接続孔１０５ａを形
成した時にＡｌ合金配線１０３の周辺の層間絶縁膜１０
５及びＡｌ合金配線１０３下部の層間絶縁膜１０１がオ
ーバーエッチングされてしまうことがある。その結果、
配線間ショートが発生することがあり、接続孔の信頼性
が悪くなる。
半導体装置の製造方法では、第２の層間絶縁膜１０５に
ビアホール１０５ａを形成する際のレジスト膜の露光工
程において、Ａｌ合金配線１０３との合わせずれが生じ
ることがある。これにより、図８に示すように、第２の
層間絶縁膜１０５をエッチングして接続孔１０５ａを形
成した時にＡｌ合金配線１０３の周辺の層間絶縁膜１０
５及びＡｌ合金配線１０３下部の層間絶縁膜１０１がオ
ーバーエッチングされてしまうことがある。その結果、
配線間ショートが発生することがあり、接続孔の信頼性
が悪くなる。
【０００７】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、配線上の層間絶縁膜に接
続孔を形成する際、その接続孔と配線との間に合わせず
れが生じても接続孔の信頼性の悪化を抑制できる半導体
装置及びその製造方法を提供することにある。
れたものであり、その目的は、配線上の層間絶縁膜に接
続孔を形成する際、その接続孔と配線との間に合わせず
れが生じても接続孔の信頼性の悪化を抑制できる半導体
装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、絶縁膜上にストッパー膜を形成する工程
と、このストッパー膜上に配線を形成する工程と、この
配線の側壁にサイドウオールを形成する工程と、このサ
イドウオール及び配線をマスクとして上記ストッパー膜
をエッチングする工程と、上記絶縁膜、サイドウオール
及び配線の上に層間絶縁膜を形成する工程と、上記配線
及びストッパー膜をエッチングストッパーとして層間絶
縁膜をエッチングすることにより、層間絶縁膜に接続孔
を形成する工程と、を具備することを特徴とする。
の製造方法は、絶縁膜上にストッパー膜を形成する工程
と、このストッパー膜上に配線を形成する工程と、この
配線の側壁にサイドウオールを形成する工程と、このサ
イドウオール及び配線をマスクとして上記ストッパー膜
をエッチングする工程と、上記絶縁膜、サイドウオール
及び配線の上に層間絶縁膜を形成する工程と、上記配線
及びストッパー膜をエッチングストッパーとして層間絶
縁膜をエッチングすることにより、層間絶縁膜に接続孔
を形成する工程と、を具備することを特徴とする。
【０００９】上記半導体装置の製造方法によれば、サイ
ドウオール及び配線をマスクとして上記ストッパー膜を
エッチングすることにより、配線下及びサイドウオール
下にストッパー膜を形成している。このため、層間絶縁
膜に接続孔を形成する際のレジスト膜の露光工程におい
て配線との合わせずれが生じても、層間絶縁膜のエッチ
ング時にストッパー膜がエッチングストッパーとなる。
これにより、接続孔を形成する時に、配線下部の絶縁膜
がオーバーエッチングされることを防止できる。従っ
て、接続孔と配線との間に合わせずれが生じても接続孔
の信頼性の悪化を抑制することができる。
ドウオール及び配線をマスクとして上記ストッパー膜を
エッチングすることにより、配線下及びサイドウオール
下にストッパー膜を形成している。このため、層間絶縁
膜に接続孔を形成する際のレジスト膜の露光工程におい
て配線との合わせずれが生じても、層間絶縁膜のエッチ
ング時にストッパー膜がエッチングストッパーとなる。
これにより、接続孔を形成する時に、配線下部の絶縁膜
がオーバーエッチングされることを防止できる。従っ
て、接続孔と配線との間に合わせずれが生じても接続孔
の信頼性の悪化を抑制することができる。
【００１０】また、本発明に係る半導体装置の製造方法
においては、上記ストッパー膜が、アモルファスＳｉ
膜、ＴｉＮ膜、及び、上膜がＴｉＮ膜で下膜がＴｉ膜か
らなる複合膜のうちのいずれかであることが好ましい。
においては、上記ストッパー膜が、アモルファスＳｉ
膜、ＴｉＮ膜、及び、上膜がＴｉＮ膜で下膜がＴｉ膜か
らなる複合膜のうちのいずれかであることが好ましい。
【００１１】本発明に係る半導体装置は、絶縁膜上に形
成されたストッパー膜と、このストッパー膜上に形成さ
れた配線と、この配線の側壁且つストッパー膜上に形成
されたサイドウオールと、上記絶縁膜、サイドウオール
及び配線の上に形成された層間絶縁膜と、この層間絶縁
膜に形成され、配線上に形成された接続孔と、を具備
し、上記接続孔は、配線及びストッパー膜をエッチング
ストッパーとして層間絶縁膜をエッチングすることによ
り形成されたものであることを特徴とする。
成されたストッパー膜と、このストッパー膜上に形成さ
れた配線と、この配線の側壁且つストッパー膜上に形成
されたサイドウオールと、上記絶縁膜、サイドウオール
及び配線の上に形成された層間絶縁膜と、この層間絶縁
膜に形成され、配線上に形成された接続孔と、を具備
し、上記接続孔は、配線及びストッパー膜をエッチング
ストッパーとして層間絶縁膜をエッチングすることによ
り形成されたものであることを特徴とする。
【００１２】また、本発明に係る半導体装置において
は、上記ストッパー膜が、アモルファスＳｉ膜、ＴｉＮ
膜、及び、上膜がＴｉＮ膜で下膜がＴｉ膜からなる複合
膜のうちのいずれかであることが好ましい。
は、上記ストッパー膜が、アモルファスＳｉ膜、ＴｉＮ
膜、及び、上膜がＴｉＮ膜で下膜がＴｉ膜からなる複合
膜のうちのいずれかであることが好ましい。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。
施の形態について説明する。
【００１４】図１〜図７は、本発明の第１の実施の形態
による半導体装置の製造方法を示す断面図である。
による半導体装置の製造方法を示す断面図である。
【００１５】図示せぬ第１のＡｌ合金配線上に第１の層
間絶縁膜１を堆積し、この層間絶縁膜１にビアホール
（図示せず）を形成する。この後、このビアホール内に
Ｗプラグを埋め込む。
間絶縁膜１を堆積し、この層間絶縁膜１にビアホール
（図示せず）を形成する。この後、このビアホール内に
Ｗプラグを埋め込む。
【００１６】次に、図１に示すように、第１の層間絶縁
膜１及びＷプラグの上にプラズマＣＶＤ法により厚さ２
００μｍ程度のアモルファスＳｉ膜２を堆積する。この
際の堆積条件は、Ｓｉ2Ｈ6のガス、０．１Torrの圧力、
５００〜６００℃程度の温度を用いることが好ましい。
なお、このアモルファスＳｉ膜２を減圧ＣＶＤ法により
堆積することも可能である。この場合の堆積条件は、温
度が５５０℃程度で、モノシラン若しくはジシランを原
料として形成することが好ましい。また、アモルファス
Ｓｉ膜２には導電性の不純物を導入することが好まし
い。これにより、前記Ｗプラグと後記第２のＡｌ合金配
線３ａとのコンタクト抵抗を低減できる。
膜１及びＷプラグの上にプラズマＣＶＤ法により厚さ２
００μｍ程度のアモルファスＳｉ膜２を堆積する。この
際の堆積条件は、Ｓｉ2Ｈ6のガス、０．１Torrの圧力、
５００〜６００℃程度の温度を用いることが好ましい。
なお、このアモルファスＳｉ膜２を減圧ＣＶＤ法により
堆積することも可能である。この場合の堆積条件は、温
度が５５０℃程度で、モノシラン若しくはジシランを原
料として形成することが好ましい。また、アモルファス
Ｓｉ膜２には導電性の不純物を導入することが好まし
い。これにより、前記Ｗプラグと後記第２のＡｌ合金配
線３ａとのコンタクト抵抗を低減できる。
【００１７】この後、図２に示すように、アモルファス
Ｓｉ膜２上にバリアメタル膜（図示せず）を形成し、こ
のバリアメタル膜上にスパッタ法によりＡｌ合金膜３を
堆積する。
Ｓｉ膜２上にバリアメタル膜（図示せず）を形成し、こ
のバリアメタル膜上にスパッタ法によりＡｌ合金膜３を
堆積する。
【００１８】次に、このＡｌ合金膜３上にスパッタ法に
よりＴｉＮ膜（図示せず）を堆積する。この後、このＴ
ｉＮ膜上にレジスト膜を塗布し、このレジスト膜を露
光、現像することにより、ＴｉＮ膜上にはレジストパタ
ーン（図示せず）が形成される。次に、このレジストパ
ターンをマスクとしてＴｉＮ膜、Ａｌ合金膜３及びバリ
アメタル膜をエッチングする。これにより、図３に示す
ように、アモルファスＳｉ膜２上には第２のＡｌ合金配
線３ａが形成される。このＡｌ合金配線３ａの大きさ
は、配線幅が０．３μｍ程度である。
よりＴｉＮ膜（図示せず）を堆積する。この後、このＴ
ｉＮ膜上にレジスト膜を塗布し、このレジスト膜を露
光、現像することにより、ＴｉＮ膜上にはレジストパタ
ーン（図示せず）が形成される。次に、このレジストパ
ターンをマスクとしてＴｉＮ膜、Ａｌ合金膜３及びバリ
アメタル膜をエッチングする。これにより、図３に示す
ように、アモルファスＳｉ膜２上には第２のＡｌ合金配
線３ａが形成される。このＡｌ合金配線３ａの大きさ
は、配線幅が０．３μｍ程度である。
【００１９】この後、図４に示すように、第２のＡｌ合
金配線３ａを含む全面上にＳｉＯ2膜４を堆積する。こ
の際の堆積条件は、常圧ＣＶＤ法により、Ａｌの融点よ
り低い温度で、Ｏ3／Ｓｉ（Ｏ2Ｈ5）4のガスを１０：１
程度のガス比で用いることが好ましい。
金配線３ａを含む全面上にＳｉＯ2膜４を堆積する。こ
の際の堆積条件は、常圧ＣＶＤ法により、Ａｌの融点よ
り低い温度で、Ｏ3／Ｓｉ（Ｏ2Ｈ5）4のガスを１０：１
程度のガス比で用いることが好ましい。
【００２０】次に、図５に示すように、ＳｉＯ2膜４に
異方性のエッチバックをすることにより、第２のＡｌ合
金配線３ａの側壁にはＳｉＯ2膜からなるサイドウオー
ル４ａが形成される。また、サイドウオール４ａの底部
の幅は０．０５μｍ程度が好ましい。この後、第２のＡ
ｌ合金配線３ａ及びサイドウオール４ａをマスクとして
アモルファスＳｉ膜２をエッチングすることにより、Ａ
ｌ合金配線３ａの下部及びＡｌ合金配線３ａの周辺のみ
にアモルファスＳｉ膜２ａが残される。
異方性のエッチバックをすることにより、第２のＡｌ合
金配線３ａの側壁にはＳｉＯ2膜からなるサイドウオー
ル４ａが形成される。また、サイドウオール４ａの底部
の幅は０．０５μｍ程度が好ましい。この後、第２のＡ
ｌ合金配線３ａ及びサイドウオール４ａをマスクとして
アモルファスＳｉ膜２をエッチングすることにより、Ａ
ｌ合金配線３ａの下部及びＡｌ合金配線３ａの周辺のみ
にアモルファスＳｉ膜２ａが残される。
【００２１】この後、図６に示すように、サイドウオー
ル４ａ、第２のＡｌ合金配線３ａ及び第１の層間絶縁膜
１の上にＨＤＰ（高密度プラズマ）を用いたプラズマＣ
ＶＤ法によりＳｉＯ2膜からなる第２の層間絶縁膜（Ｈ
ＤＰ膜）５を堆積する。このＨＤＰとは、反応空間に導
入されるプラズマの電子密度が１０11ｃｍ-3以上のもの
である。
ル４ａ、第２のＡｌ合金配線３ａ及び第１の層間絶縁膜
１の上にＨＤＰ（高密度プラズマ）を用いたプラズマＣ
ＶＤ法によりＳｉＯ2膜からなる第２の層間絶縁膜（Ｈ
ＤＰ膜）５を堆積する。このＨＤＰとは、反応空間に導
入されるプラズマの電子密度が１０11ｃｍ-3以上のもの
である。
【００２２】次に、第２の層間絶縁膜５上にレジスト膜
（図示せず）を塗布し、フォトリソグラフィ技術を用い
てレジスト膜を露光、現像することにより、第２の層間
絶縁膜５上に図示せぬレジストパターンが形成される。
この後、このレジストパターンをマスクとして第２の層
間絶縁膜５をエッチングする。これにより、図７に示す
ように、この層間絶縁膜５にＡｌ合金配線３ａ上に位置
するビアホール（接続孔）５ａが形成される。この後、
このビアホール５ａ内及び層間絶縁膜５上に第３のＡｌ
合金配線（図示せず）を形成する。
（図示せず）を塗布し、フォトリソグラフィ技術を用い
てレジスト膜を露光、現像することにより、第２の層間
絶縁膜５上に図示せぬレジストパターンが形成される。
この後、このレジストパターンをマスクとして第２の層
間絶縁膜５をエッチングする。これにより、図７に示す
ように、この層間絶縁膜５にＡｌ合金配線３ａ上に位置
するビアホール（接続孔）５ａが形成される。この後、
このビアホール５ａ内及び層間絶縁膜５上に第３のＡｌ
合金配線（図示せず）を形成する。
【００２３】上記第１の実施の形態によれば、第２のＡ
ｌ合金配線３ａ下及びサイドウオール４ａ下にアモルフ
ァスＳｉ膜２ａを形成している。このため、第２の層間
絶縁膜５に接続孔５ａを形成する際のレジスト膜の露光
工程において、第２のＡｌ合金配線３ａとの合わせずれ
が生じても、図７に示すように、層間絶縁膜５のエッチ
ング時にアモルファスＳｉ膜２ａがエッチングストッパ
ーとなる。これにより、接続孔５ａを形成する時に、第
２のＡｌ合金配線３ａの周辺の層間絶縁膜５及びＡｌ合
金配線３ａ下部の層間絶縁膜１がオーバーエッチングさ
れることを防止できる。従って、配線間ショートの発生
を抑制することができ、多少合わせずれが生じても信頼
性の良い接続孔５ａを形成することができる。
ｌ合金配線３ａ下及びサイドウオール４ａ下にアモルフ
ァスＳｉ膜２ａを形成している。このため、第２の層間
絶縁膜５に接続孔５ａを形成する際のレジスト膜の露光
工程において、第２のＡｌ合金配線３ａとの合わせずれ
が生じても、図７に示すように、層間絶縁膜５のエッチ
ング時にアモルファスＳｉ膜２ａがエッチングストッパ
ーとなる。これにより、接続孔５ａを形成する時に、第
２のＡｌ合金配線３ａの周辺の層間絶縁膜５及びＡｌ合
金配線３ａ下部の層間絶縁膜１がオーバーエッチングさ
れることを防止できる。従って、配線間ショートの発生
を抑制することができ、多少合わせずれが生じても信頼
性の良い接続孔５ａを形成することができる。
【００２４】次に、本発明の第２の実施の形態による半
導体装置の製造方法について説明する。但し、第１の実
施の形態と同様の部分は説明を省略し、第１の実施の形
態の図面を援用する。
導体装置の製造方法について説明する。但し、第１の実
施の形態と同様の部分は説明を省略し、第１の実施の形
態の図面を援用する。
【００２５】第１の実施の形態では、図７に示すように
エッチングストッパー膜としてアモルファスＳｉ膜２ａ
を用いているが、第２の実施の形態では、上膜がＴｉＮ
膜で下膜がＴｉ膜からなるエッチングストッパー膜を用
いる。
エッチングストッパー膜としてアモルファスＳｉ膜２ａ
を用いているが、第２の実施の形態では、上膜がＴｉＮ
膜で下膜がＴｉ膜からなるエッチングストッパー膜を用
いる。
【００２６】すなわち、図１に示すように、第１の層間
絶縁膜１及びＷプラグの上にスパッタ法によりＴｉ膜を
堆積し、このＴｉ膜上にスパッタ法によりＴｉＮ膜を堆
積する。この際のＴｉ膜とＴｉＮ膜の膜厚は２００オン
グストローム程度とすることが好ましい。なお、このＴ
ｉＮ膜及びＴｉ膜はエッチングストッパー膜２として作
用すると共にバリアメタルとしても作用する。
絶縁膜１及びＷプラグの上にスパッタ法によりＴｉ膜を
堆積し、このＴｉ膜上にスパッタ法によりＴｉＮ膜を堆
積する。この際のＴｉ膜とＴｉＮ膜の膜厚は２００オン
グストローム程度とすることが好ましい。なお、このＴ
ｉＮ膜及びＴｉ膜はエッチングストッパー膜２として作
用すると共にバリアメタルとしても作用する。
【００２７】この後、図２に示すように、エッチングス
トッパー膜２上にＡｌ合金膜３を堆積し、Ａｌ合金膜３
上にＴｉＮ膜を堆積する。次に、このＴｉＮ膜上にレジ
ストパターンを形成し、このレジストパターンをマスク
としてＴｉＮ膜及びＡｌ合金膜３をエッチングすること
により、図３に示すように、エッチングストッパー膜
（ＴｉＮ膜、Ｔｉ膜）２上には第２のＡｌ合金配線３ａ
が形成される。
トッパー膜２上にＡｌ合金膜３を堆積し、Ａｌ合金膜３
上にＴｉＮ膜を堆積する。次に、このＴｉＮ膜上にレジ
ストパターンを形成し、このレジストパターンをマスク
としてＴｉＮ膜及びＡｌ合金膜３をエッチングすること
により、図３に示すように、エッチングストッパー膜
（ＴｉＮ膜、Ｔｉ膜）２上には第２のＡｌ合金配線３ａ
が形成される。
【００２８】図５に示すように、第２のＡｌ合金配線３
ａ及びサイドウオール４ａをマスクとしてエッチングス
トッパー膜２をエッチングすることにより、Ａｌ合金配
線３ａの下部及びＡｌ合金配線３ａの周辺のみにエッチ
ングストッパー膜２ａが残される。
ａ及びサイドウオール４ａをマスクとしてエッチングス
トッパー膜２をエッチングすることにより、Ａｌ合金配
線３ａの下部及びＡｌ合金配線３ａの周辺のみにエッチ
ングストッパー膜２ａが残される。
【００２９】上記第２の実施の形態においても第１の実
施の形態と同様の効果を得ることができる。すなわち、
第２のＡｌ合金配線３ａ下及びサイドウオール４ａ下に
エッチングストッパー膜（ＴｉＮ膜、Ｔｉ膜）２ａを形
成しているため、接続孔５ａを形成する時に、第２のＡ
ｌ合金配線３ａの周辺の層間絶縁膜５及びＡｌ合金配線
３ａ下部の層間絶縁膜１がオーバーエッチングされるこ
とを防止できる。従って、配線間ショートの発生を抑制
することができ、多少合わせずれが生じても信頼性の良
い接続孔５ａを形成することができる。
施の形態と同様の効果を得ることができる。すなわち、
第２のＡｌ合金配線３ａ下及びサイドウオール４ａ下に
エッチングストッパー膜（ＴｉＮ膜、Ｔｉ膜）２ａを形
成しているため、接続孔５ａを形成する時に、第２のＡ
ｌ合金配線３ａの周辺の層間絶縁膜５及びＡｌ合金配線
３ａ下部の層間絶縁膜１がオーバーエッチングされるこ
とを防止できる。従って、配線間ショートの発生を抑制
することができ、多少合わせずれが生じても信頼性の良
い接続孔５ａを形成することができる。
【００３０】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。例えば、
上記実施の形態では、Ａｌ合金配線を用いているが、Ｃ
ｕ合金配線を用いることも可能である。
ず、種々変更して実施することが可能である。例えば、
上記実施の形態では、Ａｌ合金配線を用いているが、Ｃ
ｕ合金配線を用いることも可能である。
【００３１】また、上記第１の実施の形態では、エッチ
ングストッパー膜としてアモルファスＳｉ膜２ａを用
い、上記第２の実施の形態では、上膜がＴｉＮ膜、下膜
がＴｉ膜からなるエッチングストッパー膜を用いている
が、これに限定されるものではなく、他のエッチングス
トッパー膜を用いることも可能であり、例えば、ＴｉＮ
膜のみからなるエッチングストッパー膜を用いることも
可能である。
ングストッパー膜としてアモルファスＳｉ膜２ａを用
い、上記第２の実施の形態では、上膜がＴｉＮ膜、下膜
がＴｉ膜からなるエッチングストッパー膜を用いている
が、これに限定されるものではなく、他のエッチングス
トッパー膜を用いることも可能であり、例えば、ＴｉＮ
膜のみからなるエッチングストッパー膜を用いることも
可能である。
【００３２】
【発明の効果】以上説明したように本発明によれば、配
線上の層間絶縁膜に接続孔を形成する際、その接続孔と
配線との間に合わせずれが生じても接続孔の信頼性の悪
化を抑制できる半導体装置及びその製造方法を提供する
ことができる。
線上の層間絶縁膜に接続孔を形成する際、その接続孔と
配線との間に合わせずれが生じても接続孔の信頼性の悪
化を抑制できる半導体装置及びその製造方法を提供する
ことができる。
【図１】本発明の第１の実施の形態による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図２】本発明の第１の実施の形態による半導体装置の
製造方法を示すものであり、図１の次の工程を示す断面
図である。
製造方法を示すものであり、図１の次の工程を示す断面
図である。
【図３】本発明の第１の実施の形態による半導体装置の
製造方法を示すものであり、図２の次の工程を示す断面
図である。
製造方法を示すものであり、図２の次の工程を示す断面
図である。
【図４】本発明の第１の実施の形態による半導体装置の
製造方法を示すものであり、図３の次の工程を示す断面
図である。
製造方法を示すものであり、図３の次の工程を示す断面
図である。
【図５】本発明の第１の実施の形態による半導体装置の
製造方法を示すものであり、図４の次の工程を示す断面
図である。
製造方法を示すものであり、図４の次の工程を示す断面
図である。
【図６】本発明の第１の実施の形態による半導体装置の
製造方法を示すものであり、図５の次の工程を示す断面
図である。
製造方法を示すものであり、図５の次の工程を示す断面
図である。
【図７】本発明の第１の実施の形態による半導体装置の
製造方法を示すものであり、図６の次の工程を示す断面
図である。
製造方法を示すものであり、図６の次の工程を示す断面
図である。
【図８】従来の半導体装置の製造方法を説明するための
断面図である。
断面図である。
１ 第１の層間絶縁膜 ２，２ａ アモルファスＳｉ膜 ３ Ａｌ合金膜 ３ａ 第２のＡｌ合金配線 ４ ＳｉＯ2膜 ４ａ サイドウオール ５ 第２の層間絶縁膜（ＨＤＰ膜） ５ａ ビアホール（接続孔） １０１ 第１の層間絶縁膜 １０３ Ａｌ合金配線 １０５ 第２の層間絶縁膜 １０５ａ ビアホール（接続孔）
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB01 BB14 DD16 DD43 EE09 FF16 5F033 HH05 HH08 HH18 HH33 JJ19 KK05 KK08 KK18 KK33 MM08 MM13 PP15 QQ08 QQ09 QQ10 QQ16 QQ24 QQ27 QQ31 QQ37 RR04 SS12 SS15 TT08 XX31
Claims (4)
- 【請求項１】 絶縁膜上にストッパー膜を形成する工程
と、 このストッパー膜上に配線を形成する工程と、 この配線の側壁にサイドウオールを形成する工程と、 このサイドウオール及び配線をマスクとして上記ストッ
パー膜をエッチングする工程と、 上記絶縁膜、サイドウオール及び配線の上に層間絶縁膜
を形成する工程と、 上記配線及びストッパー膜をエッチングストッパーとし
て層間絶縁膜をエッチングすることにより、層間絶縁膜
に接続孔を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 上記ストッパー膜が、アモルファスＳｉ
膜、ＴｉＮ膜、及び、上膜がＴｉＮ膜で下膜がＴｉ膜か
らなる複合膜のうちのいずれかであることを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項３】 絶縁膜上に形成されたストッパー膜と、 このストッパー膜上に形成された配線と、 この配線の側壁且つストッパー膜上に形成されたサイド
ウオールと、 上記絶縁膜、サイドウオール及び配線の上に形成された
層間絶縁膜と、 この層間絶縁膜に形成され、配線上に形成された接続孔
と、 を具備し、 上記接続孔は、配線及びストッパー膜をエッチングスト
ッパーとして層間絶縁膜をエッチングすることにより形
成されたものであることを特徴とする半導体装置。 - 【請求項４】 上記ストッパー膜が、アモルファスＳｉ
膜、ＴｉＮ膜、及び、上膜がＴｉＮ膜で下膜がＴｉ膜か
らなる複合膜のうちのいずれかであることを特徴とする
請求項３記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36701199A JP2001185616A (ja) | 1999-12-24 | 1999-12-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36701199A JP2001185616A (ja) | 1999-12-24 | 1999-12-24 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001185616A true JP2001185616A (ja) | 2001-07-06 |
Family
ID=18488248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36701199A Withdrawn JP2001185616A (ja) | 1999-12-24 | 1999-12-24 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001185616A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007142382A (ja) * | 2005-10-18 | 2007-06-07 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US8804060B2 (en) | 2005-10-18 | 2014-08-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
-
1999
- 1999-12-24 JP JP36701199A patent/JP2001185616A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007142382A (ja) * | 2005-10-18 | 2007-06-07 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US8804060B2 (en) | 2005-10-18 | 2014-08-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9576986B2 (en) | 2005-10-18 | 2017-02-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9991290B2 (en) | 2005-10-18 | 2018-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070306 |