KR100480570B1 - 반도체장치의텅스텐플러그형성방법 - Google Patents
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- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 title claims abstract description 63
- 239000010937 tungsten Substances 0.000 title claims abstract description 63
- 229910052721 tungsten Inorganic materials 0.000 title claims abstract description 63
- 238000000034 method Methods 0.000 title claims abstract description 32
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000010410 layer Substances 0.000 claims abstract description 17
- 239000012790 adhesive layer Substances 0.000 claims abstract description 12
- 238000001020 plasma etching Methods 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims description 34
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 239000010936 titanium Substances 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76846—Layer combinations
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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Abstract
반도체 장치의 텅스텐 플러그(plug) 형성 방법에 관하여 개시한다. 본 발명에 따른 텅스텐 플러그 형성 방법에서는 반도체 기판상에 상기 반도체 기판을 일부 노출시키는 콘택홀을 갖는 절연막을 형성한다. 상기 절연막의 상부 및 상기 콘택홀의 내부에 접착층을 형성한다. 상기 접착층 상부에 상기 콘택홀이 매립되기에 충분한 두께로 텅스텐층을 형성한다. 캐소드 및 애노드를 갖춘 플라즈마 식각 장치를 이용하여 상기 캐소드와 애노드 사이의 갭(gap)을 변화시키면서 상기 텅스텐막을 다단계로 에치백하여 상기 콘택홀 내에 텅스텐 플러그를 형성한다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 텅스텐 플러그 형성 방법에 관한 것이다.
반도체 집적 회로의 집적도가 증가함에 따라 금속 배선의 폭이 줄어들고 콘택홀에서는 아스펙트비(aspect ratio)가 계속 증가하고 있다. 이에 따라, 현재 금속 배선의 재료로 사용되고 있는 알루미늄 합금과 같은 스퍼터링에 의한 금속막은 콘택홀 내에서의 단차 도포성(step coverage)이 불량하거나 보이드(void)와 같은 결함이 발생하게 된다. 그 결과, 금속 배선들 간의 단선 등이 유발되어 집적 회로의 신뢰성이 저하된다. 따라서, 최근에는 이러한 문제를 해결하기 위한 방법으로 선택적 텅스텐 화학 기상 증착(selective chemical vapor deposition-W) 공정이 주목받고 있는데, 이것은 실리콘 산화막과 같은 절연막 상에서는 증착되지 않고 실리콘이나 금속 상에서만 증착되는 특성을 이용한 것이다.
한편, 반도체 소자에 있어서, 금속 배선과 하부 실리콘 기판의 접합 영역이 콘택되는 영역에는 N+ 콘택과 P+ 콘택이 있다. 이러한 콘택홀에 배선층을 형성하는 종래 방법에서는 오믹층인 티타늄(Ti)막을 증착한 후 장벽 금속층으로서 티타늄질화막(TiN)을 증착하고, 최종 배선으로서 텅스텐을 증착한다.
도 1 내지 도 3은 통상의 방법에 의하여 텅스텐 플러그를 형성하는 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 소정의 패턴(도시 생략)이 형성된 반도체 기판(10) 전면에 절연막(12)을 소정의 두께로 형성한 후, 사진 식각 공정에 의해 상기 절연막(12)을 에칭하여 콘택홀을 형성한다. 상기 절연막(12)의 상면은 상기 반도체 기판(10)상에 형성된 소정의 패턴에 의하여 소정 크기의 단차(S)가 형성되어 있다. 그 후, 상기 절연막(12)의 상부 및 콘택홀의 내부에 접착층(14), 예를 들면 Ti/TiN막을 소정의 두께로 증착하고, 그 위에 텅스텐막(16)을 약 4,000Å의 두께로 증착한다.
도 2를 참조하면, 상기 텅스텐막(16)을 플라즈마를 이용한 건식 식각 방법에 의하여 전면 건식 식각하거나 또는 CMP(chemical mechanical polishing) 등의 방법으로 에치백하여 상기 콘택홀 내에만 텅스텐막이 남게 함으로써 텅스텐 플러그(16A)를 형성한다.
이 때, 텅스텐막(16)의 에치백 공정에 있어서 상기 단차(S)를 극복하기 위하여 일단 텅스텐막(16)의 벌크 에칭 및 오버에칭을 행하게 된다. 여기서, 일단 상기 텅스텐막(16)의 벌크 에칭을 행하고 나면, 텅스텐막(16)중 콘택홀 내에 남아 있는 부분에 의해 콘택홀 내에 텅스텐 플러그(16A)가 형성되고, 상기 단차(S) 부분에서는 텅스텐막(16)의 잔류층(16B)이 남아 있게 된다.
도 3은 텅스텐막(16)에 대하여 오버 에칭을 행한 후의 결과를 도시한 것이다. 도 3에 도시한 바와 같이, 텅스텐막(16)을 오버에칭하는 경우에는 상기한 바와 같은 잔류층(16B)이 형성되는 것은 방지할 수 있으나, 접착층(14)으로 사용된 상기 Ti/TiN막이 손상되고, 표면이 리세스(recess)된 텅스텐 플러그(16C)가 형성되는 문제가 발생한다.
본 발명의 목적은 단차가 형성된 반도체 기판상에 텅스텐 플러그를 형성할 때 단차 부위에 텅스텐 잔류층이 남아 있지 않으면서, 플러그 내에 리세스되는 깊이를 최소로 할 수 있는 텅스텐 플러그 형성 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명에 따른 텅스텐 플러그 형성 방법에서는 반도체 기판상에 상기 반도체 기판을 일부 노출시키는 콘택홀을 갖는 절연막을 형성한다. 상기 절연막의 상부 및 상기 콘택홀의 내부에 접착층을 형성한다. 상기 접착층 상부에 상기 콘택홀이 매립되기에 충분한 두께로 텅스텐층을 형성한다. 캐소드 및 애노드를 갖춘 플라즈마 식각 장치를 이용하여 상기 캐소드와 애노드 사이의 갭(gap)을 변화시키면서 상기 텅스텐막을 다단계로 에치백하여 상기 콘택홀 내에 텅스텐 플러그를 형성한다.
상기 텅스텐막의 에치백 단계는 벌크 에칭 단계와 오버 에칭 단계로 구성되는 2단계로 이루어지고, 상기 벌크 에칭 단계와 오버 에칭 단계에서는 각각 상기 캐소드와 애노드 사이의 갭이 서로 다르다.
상기 텅스텐막의 에치백 단계는 식각 가스로서 SF6/Ar 가스를 사용한다.
본 발명에 의하면, 단차 부위에 텅스텐 잔류층이 남아 있지 않으면서, 플러그 내에 리세스되는 깊이를 최소로 할 수 있는 텅스텐 플러그를 형성할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
플라즈마를 이용한 식각 장치에 있어서, 캐소드와 애노드 사이의 갭은 식각 균일성을 결정하는 중요한 인자이다.
도 4는 플라즈마 식각 장치의 챔버 내부 구조중 요부만을 개략적으로 도시한 도면이다.
플라즈마 식각 공정중에 반응 부산물 및 각종 라디칼들은 웨이퍼(50) 둘레에 있는 펌핑 포트(pumping port)(60)를 통하여 배출된다. 이 때, 캐소드(62)와 애노드(64) 사이의 갭(G)이 너무 낮으면, 챔버 내에서 라디칼들이 형성되자 마자 웨이퍼(50)의 에지쪽으로 플럭스 변화를 일으켜서 웨이퍼(50) 표면중에서 그 에지쪽에서의 식각 속도가 상대적으로 증가하게 된다. 반대로, 상기 캐소드(62)와 애노드(64) 사이의 갭(G)이 너무 높으면, 센터쪽에서 상대적으로 라디칼들의 밀도가 높아져서 웨이퍼(50) 표면중 센터에서의 식각 속도가 상대적으로 증가하게 된다.
본 발명에 따른 텅스텐 플러그 형성 방법에서는 상기한 바와 같은 현상을 이용한다. 구체적으로 설명하면, 텅스텐 플러그 형성을 위한 에치백 공정시에 식각 챔버 내에서 캐소드와 애노드 사이의 갭을 변화시키는 다단계 공정을 이용하여 식각 균일성 및 등방성 식각 효과를 극대화시키고, 그에 따라 반도체 기판상의 단차 부분에서 텅스텐 잔류층이 남아 있는 것을 방지하는 동시에 텅스텐 플러그상에서의 표면 리세스를 최소화한다.
도 5 및 도 6은 본 발명의 바람직한 실시예에 따른 텅스텐 플러그 형성 방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 소정의 패턴(도시 생략)이 형성된 반도체 기판(100) 전면에 절연막(112)을 소정의 두께로 형성한 후, 사진 식각 공정에 의해 상기 절연막(112)을 에칭하여 상기 반도체 기판(100)을 일부 노출시키는 콘택홀을 형성한다. 상기 절연막(112)의 상면은 상기 반도체 기판(100)상에 형성된 소정의 패턴에 의하여 소정 크기의 단차(S')가 형성되어 있다. 그 후, 상기 절연막(112)의 상부 및 콘택홀의 내부에 접착층(114), 예를 들면 Ti/TiN막을 소정의 두께로 증착하고, 그 위에 상기 콘택홀이 매립되기에 충분한 두께로 텅스텐막(116)을 형성한다.
도 6을 참조하면, 상기 텅스텐막(116)을 플라즈마 식각 장치를 사용하여 건식 식각 방법에 의하여 전면 에치백한다. 이 때, 상기 텅스텐막(116)의 에치백 공정에 있어서 등방성 식각 효과를 극대화하기 위하여, 플라즈마 식각 장치의 챔버 내에서 캐소드와 애노드 사이의 갭을 다단계로 변화시킨다. 바람직하게는, 먼저 벌크 에칭 단계에서는 상기 반도체 기판(100)상의 센터 부분에서 비교적 큰 식각 속도를 나타내도록 하기 위하여 플라즈마 식각 장치의 챔버 내에서 캐소드와 애노드 사이의 갭이 적어도 5cm가 되도록 조절한다. 그 후, 오버에칭 단계에서는 상기 반도체 기판(100)상의 에지 부분에서 비교적 큰 식각 속도를 나타내도록 하기 위하여 플라즈마 식각 장치의 챔버 내에서 캐소드와 애노드 사이의 갭이 약 1cm 이하로 되도록 조절함으로써 상기 반도체 기판(100)상에서의 식각 균일성을 극대화시킨다.
상기 벌크 에칭 단계 및 오버 에칭 단계에 있어서, 등방성 식각 효과를 더욱 높이기 위하여 식각 조건으로서 예를 들면 약 100 ∼ 500 밀리토르(mmTorr)의 높은 압력 조건을 이용하고 챔버 내에서 캐소드 및 애노드 전극의 온도는 약 10℃ ∼ 상온으로 유지시킨다. 또한, 에치백 공정시의 식각 가스로는 SF6/Ar 가스를 사용한다.
상기와 같은 조건하에서 상기 텅스텐막(116)의 에치백 공정을 행한 결과, 상기 절연막(112)의 콘택홀 내에는 표면 리세스가 최소화된 텅스텐 플러그(116A)가 형성된다.
상기한 바와 같이, 본 발명에 의하면 단차가 형성된 반도체 기판상에 텅스텐 플러그를 형성하기 위하여 텅스텐막을 플라즈마 식각 장치를 사용하여 건식 식각 방법에 의하여 에치백할 때, 등방성 식각 효과를 극대화하기 위하여 플라즈마 식각 장치의 챔버 내에서 캐소드와 애노드 사이의 갭을 다단계로 변화시킴으로써, 단차 부위에 텅스텐 잔류층이 남아 있지 않으면서, 접착층을 손상시키지 않고 플러그 내에 리세스되는 깊이를 최소로 할 수 있는 텅스텐 플러그를 형성할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1 내지 도 3은 통상의 방법에 의하여 텅스텐 플러그를 형성하는 방법을 설명하기 위한 단면도들이다.
도 4는 플라즈마 식각 장치의 챔버 내부 구조중 요부만을 개략적으로 도시한 도면이다.
도 5 및 도 6은 본 발명의 바람직한 실시예에 따른 텅스텐 플러그 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판, 112 : 절연막
114 : 접착층, 116 : 텅스텐막
116A : 텅스텐 플러그
Claims (7)
- 반도체 기판상에 상기 반도체 기판을 일부 노출시키는 콘택홀을 갖는 절연막을 형성하는 단계와,상기 절연막의 상부 및 상기 콘택홀의 내부에 접착층을 형성하는 단계와,상기 접착층 상부에 상기 콘택홀이 매립되기에 충분한 두께로 텅스텐층을 형성하는 단계와,캐소드 및 애노드를 갖춘 플라즈마 식각 장치를 이용하여 상기 캐소드와 애노드 사이의 갭(gap)을 변화시키면서 상기 텅스텐막을 다단계로 에치백하여 상기 콘택홀 내에 텅스텐 플러그를 형성하는 단계를 포함하고,상기 텅스텐막을 다단계로 에치백하는 단계는 상기 캐소드와 애노드 사이에 제1 갭 크기를 유지하면서 소정의 식각 가스를 사용하여 상기 텅스텐막을 에치백하는 벌크 에칭 단계와, 상기 캐소드와 애노드 사이에 상기 제1 캡 크기 보다 작은 제2 갭 크기를 유지하면서 상기 소정의 식각 가스와 동일한 식각 가스를 사용하여 상기 텅스텐막을 오버 에칭하는 단계로 구성되는 것을 특징으로 하는 반도체 장치의 텅스텐 플러그 형성 방법.
- 제1항에 있어서, 상기 접착층은 Ti/TiN막인 것을 특징으로 하는 반도체 장치의 텅스텐 플러그 형성 방법.
- 제1항에 있어서, 상기 벌크 에칭 단계에서는 상기 캐소드와 애노드 사이의 갭이 적어도 5cm인 것을 특징으로 하는 반도체 장치의 텅스텐 플러그 형성 방법.
- 제1항에 있어서, 상기 오버에칭 단계에서는 상기 캐소드와 애노드 사이의 갭이 1cm 이하인 것을 특징으로 하는 반도체 장치의 텅스텐 플러그 형성 방법.
- 제1항에 있어서, 상기 텅스텐막의 에치백 단계는 100 ∼ 500 밀리토르(mmTorr)의 압력 하에서 행하는 것을 특징으로 하는 반도체 장치의 텅스텐 플러그 형성 방법.
- 제1항에 있어서, 상기 텅스텐막의 에치백 단계는 10℃ ∼ 상온의 온도에서 행하는 것을 특징으로 하는 반도체 장치의 텅스텐 플러그 형성 방법.
- 제1항에 있어서, 상기 텅스텐막의 에치백 단계는 식각 가스로서 SF6/Ar 가스를 사용하는 것을 특징으로 하는 반도체 장치의 텅스텐 플러그 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970059711A KR100480570B1 (ko) | 1997-11-13 | 1997-11-13 | 반도체장치의텅스텐플러그형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970059711A KR100480570B1 (ko) | 1997-11-13 | 1997-11-13 | 반도체장치의텅스텐플러그형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990039562A KR19990039562A (ko) | 1999-06-05 |
| KR100480570B1 true KR100480570B1 (ko) | 2005-09-30 |
Family
ID=37305064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970059711A KR100480570B1 (ko) | 1997-11-13 | 1997-11-13 | 반도체장치의텅스텐플러그형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100480570B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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1997
- 1997-11-13 KR KR1019970059711A patent/KR100480570B1/ko not_active IP Right Cessation
Patent Citations (6)
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Also Published As
| Publication number | Publication date |
|---|---|
| KR19990039562A (ko) | 1999-06-05 |
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