KR20050052630A - 반도체 소자의 메탈 콘택 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 메탈 콘택 형성방법을 개시한다. 개시된 본 발명의 메탈 콘택 형성방법은, 텅스텐 비트라인이 형성된 실리콘기판을 마련하는 단계와, 상기 텅스텐 비트라인을 덮도록 기판 전면 상에 층간절연막을 형성하는 단계와, 상기 층간절연막을 식각하여 텅스텐 비트라인을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀 표면을 포함한 층간절연막 상에 IMP(Ionized Metal Plasma) 방식에 따라 베리어용 제1텅스텐막을 증착하는 단계와, 상기 제1텅스텐막 상에 콘택홀을 매립하도록 CVD 방식에 따라 제2텅스텐막을 증착하는 단계와, 상기 기판이 노출되도록 제2텅스텐막을 에치백하는 단계를 포함한다. 본 발명에 따르면, TiN의 베리어 메탈 형성을 생략한 채 IMP 방식에 따라 얇게 베리어용 제1텅스텐막을 증착해준 후 CVD 방식에 따라 콘택 매립용 제2텅스텐막을 증착해 줌으로써, 상기 CVD 텅스텐 증착시, 콘택 저부에서 폭발 현상이 발생됨으로 인해 콘택 매립 불량이 일어나는 것을 방지할 수 있으며, 이에 따라, 메탈 콘택 불량 발생을 방지할 수 있는 바, 소자 신뢰성 및 수율을 향상시킬 수 있다.

Description

반도체 소자의 메탈 콘택 형성방법{Method for forming metal contact of semiconductor device}
본 발명은 반도체 소자의 메탈 라인 형성방법에 관한 것으로, 보다 상세하게는, 베리어 메탈의 스텝 커버리지 불량 및 CVD 텅스텐의 매립 불량이 발생되는 것을 방지하기 위한 메탈 콘택 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따른 셀 크기의 축소(shrink)로 인하여 기존과 동일한 축전용량(capacitance) 확보를 위해 캐패시터의 높이는 점점 높아지고 있다. 예컨데, 0.10㎛급 이하의 반도체 소자에서는 캐패시터의 높이가 25000Å 이상이 되고 있다. 이로 인해, 하층 도전 패턴과 메탈 라인간을 전기적으로 연결시키는 메탈 콘택(Metal contact)의 높이 또한 30000Å 이상으로 높아지게 되었다.
그런데, 이렇게 메탈 콘택의 높이가 증가하고, 이와 더불어, 셀 크기의 축소에 따른 콘택 크기가 감소하게 되면, 기존 베리어 메탈(barrier metal)의 스텝 커버리지(step coverage) 불량 및 CVD 텅스텐의 매립 불량 등이 발생하게 되며, 결국, 메탈 콘택 불량이 일어나게 되는 바, 소자 신뢰성 및 수율 저하가 초래된다.
자세하게, 현재 캐패시터의 축전용량을 확보하기 위하여, 캐패시터 형성시, 캐패시터 저부의 크기(dimension)가 확보될 수 있도록 층간절연막으로 2층의 산화막을 사용하고 있으며, 이때, 하부층에는 습식식각율이 빠른 BPSG나 PSG를 사용하고, 상부층에는 TEOS나 USG를 사용하고 있다. 이렇게 하면, 건식식각시 작아지는 캐패시터 저부의 크기를 습식식각을 통해 크게 만들 수 있고, 이에 따라, 축전용량을 확보할 수 있기 때문이다.
그러나, 이 경우 메탈 콘택에서는 400℃ 이상 온도에서의 베리어 메탈 증착시 BPSG나 PSG 근처에서 아우트 개싱(out gassing)에 의해 MOCVD TiN이 제대로 증착되지 않아서 후속하는 CVD 공정에 의한 텅스텐 증착시 상기 BPSG 또는 PSG 부근에 증착된 Ti와의 반응에 의한 폭발 현상(Volcano)이 일어남으로 인해 텅스텐 매립 불량이 발생되며, 이에 따라, 메탈 콘택의 불량이 초래된다.
도 1 및 도 2는 베리어 메탈인 TIN의 스텝 커버리지 불량으로 인해 Ti와 WF6의 반응이 일어나고, 이에 따라, 콘택 저부에서 폭발 현상이 발생되어 메탈 콘택 불량이 발생된 상태를 보여주는 사진이다.
또한, 층간절연막으로서 단일 산화막층을 사용하는 경우에는 콘택 크기는 작아지는 반면 콘택 높이가 증가됨으로 인해 베리어 메탈인 TiN의 스텝 커버리지 불량이 발생되는 바, 이 또한 메탈 콘택의 불량이 초래된다.
따라서, 본 발명은 상기와 같은 종래의 제반 문제점들을 해결하기 위해 안출된 것으로서, CVD 텅스텐의 콘택 매립 불량 및 베리어 메탈의 스텝 커버리지 불량이 발생되는 것을 방지할 수 있는 반도체 소자의 메탈 콘택 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 CVD 텅스텐의 콘택 매립 불량 및 베리어 메탈의 스텝 커버리지 불량이 발생되는 것을 방지함으로써 소자 신뢰성 및 수율을 향상시킬 수 있는 반도체 소자의 메탈 콘택 형성방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 텅스텐 비트라인이 형성된 실리콘기판을 마련하는 단계; 상기 텅스텐 비트라인을 덮도록 기판 전면 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 텅스텐 비트라인을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 표면을 포함한 층간절연막 상에 IMP (Ionized Metal Plasma) 방식에 따라 베리어용 제1텅스텐막을 증착하는 단계; 상기 제1텅스텐막 상에 콘택홀을 매립하도록 CVD 방식에 따라 제2텅스텐막을 증착하는 단계; 및 상기 기판이 노출되도록 제2텅스텐막을 에치백하는 단계를 포함하는 반도체 소자의 메탈 콘택 형성방법을 제공한다.
여기서, 상기 제1텅스텐막은 0∼300℃의 온도에서 300∼500Å의 두께로 증착하며, 상기 제2텅스텐막은 3000∼5000Å의 두께로 증착한다.
또한, 본 발명의 메탈 콘택 형성방법은, 본 발명은, 상기 콘택홀을 형성하는 단계 후, 그리고, 상기 제1텅스텐막을 증착하는 단계 전, 상기 노출된 텅스텐 비트라인 표면에 존재하는 자연산화막을 제거하기 위해 습식 세정을 수행하는 단계를 더 포함한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면 다음과 같다.
텅스텐 증착시의 폭발 현상은 베리어 메탈인 Ti 또는 TiN에서의 Ti와 텅스텐 증착시의 소오스 가스인 WF6에서의 플루오린(F)이 반응하여 TiFx가 생성되는 것에 기인한다. 따라서, TiFx가 생성되지 않도록 한다면, 텅스텐 매립 불량에 기인된 메탈 콘택 불량을 방지할 수 있게 된다.
또한, 메탈 콘택 불량은 베리어 메탈의 스텝 커버리지 불량에 의해서도 일어나는 바, 상기 베리어 메탈의 스텝 커버리지 불량을 제거한다면, 즉, 베리어 메탈 자체를 제거한다면, 상기 베리어 메탈의 스텝 커버리지 불량에 기인하는 메탈 콘택 불량 발생 또한 방지할 수 있게 된다.
한편, 기존의 메탈 콘택은 비트라인 상에서 뿐만 아니라 PMOS 및 NMOS의 실리콘기판 상에도 형성되므로, TiSi2 형성에 의한 실리콘기판과의 콘택저항 안정화를 위해 Ti 증착은 필수적이며, 이에 따라, 메탈 콘택 형성시 CVD 텅스텐의 베리어 메탈로는 TiN을 사용하고 있다. 그런데, 최근에는 비트라인 물질로 텅스텐을 이용함에 따라 메탈 콘택은 PMOS 및 NMOS의 실리콘기판 상에는 형성할 필요없이 비트라인 상에만 형성하면 되며, 이에 따라, 실리콘기판과의 콘택저항 안정화를 위한 Ti 증착이 필요치 않게 되었다.
따라서, 본 발명은 굳이 형성할 필요가 없는 TiN의 베리어 메탈을 생략한 채로 텅스텐만을 증착함으로써 폭발 현상의 원인인 TiFx의 생성을 방지하고, 또한, TiN 베리어 메탈의 스텝 커버리지 불량 발생을 방지함으로써, 상기 이유들에 근거한 메탈 콘택 불량 발생을 방지한다.
자세하게, 도 3 내지 도 5는 본 발명에 따른 반도체 소자의 메탈 콘택 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 3을 참조하면, 공지의 반도체 제조 공정에 따라 텅스텐 비트라인(2)이 형성된 실리콘기판(1)을 마련한다. 그런다음, 상기 비트라인(2)을 덮도록 기판 전면 상에 층간절연막(4)을 형성한다.
여기서, 상기 비트라인(2)은 그 상부 표면에 하드마스크 질화막(3)를 가지며, 상기 층간절연막(4)은 적어도 2층 이상의 산화막 적층막으로 이루어진 것으로 이해할 수 있다.
계속해서, 상기 층간절연막(4)과 비트라인(2)의 하드마스크 질화막(3)을 식각하여 상기 텅스텐 비트라인(2)을 노출시키는 고단차 및 작은 크기의 콘택홀(5)을 형성한다. 그런다음, 상기 콘택홀(5)에 의해 노출된 텅스텐 비트라인(2) 표면에 존재하는 자연산화막을 BOE 또는 HF가 함유된 케미컬을 이용한 습식식각, 또는, RF 식각으로 제거하고, 연속해서, 안정된 콘택 형성 및 콘택홀 매립용 CVD 텅스텐 증착이 이루어질 수 있도록 IMP(Ionized Metal Plasma) 방식으로 베리어 메탈용 제1텅스텐막(6)을 300∼500Å의 두께로 증착한다. 이때, 상기 제1텅스텐막 증착 공정은 0∼300℃의 온도로 진행한다.
도 4를 참조하면, 베리어 메탈용 제1텅스텐막(6) 상에 CVD 방식에 따라 콘택홀을 완전 매립하도록, 예컨데, 3000∼5000Å의 두께로 제2텅스텐막(7)을 증착한다. 이때, 상기 제2텅스텐막(7)의 증착시에는 종래와는 달리 TiN의 베리어 메탈이 존재하는 않으므로, TiFx 생성으로 인한 폭발 현상은 일어나지 않으며, 따라서, 상기 제2텅스텐막(7)에 의한 안정적인 콘택홀 매립을 이룰 수 있는 바, 메탈 콘택 불량의 발생을 방지할 수 있다.
도 5를 참조하면, 기판(1)이 노출되도록 제2텅스텐막(7)을 에치백(Etchback) 또는 CMP하고, 이를 통해, 텅스텐 비트라인(2)과 콘택하는 메탈 콘택(8)을 형성한다. 그런다음, 메탈 콘택(8)을 포함한 기판(1) 상에 상기 메탈 콘택(8)과 콘택하는 알루미늄 재질의 메탈 라인(10)을 형성한다.
이상에서와 같이, 본 발명은 TiN의 베리어 메탈 형성을 생략한 채 IMP 방식에 따라 얇게 베리어용 제1텅스텐막을 증착해준 후 CVD 방식에 따라 콘택 매립용 제2텅스텐막을 증착해 줌으로써, 상기 CVD 텅스텐 증착시, 콘택 저부에서 폭발 현상이 발생됨으로 인해 콘택 매립 불량이 일어나는 것을 방지할 수 있으며, 이에 따라, 메탈 콘택 불량 발생을 방지할 수 있다. 또한, 본 발명은 TiN의 베리어 메탈 증착을 생략할 수 있으므로, 상기 베리어 메탈의 스텝 커버리지 불량에 기인하는 메탈 콘택 불량도 방지할 수 있다.
결국, 본 발명은 베리어 메탈의 스텝 커버리지 불량 및 폭발 현상에 기인하는 콘택 매립 불량의 발생을 방지할 수 있으므로, 소자 신뢰성 및 수율을 향상시킬 수 있다.
이상, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
도 1 및 도 2는 종래 콘택 내부에서 폭발이 일어난 상태를 보여주는 사진.
도 3 내지 도 5는 본 발명에 따른 반도체 소자의 메탈 콘택 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 실리콘기판 2 : 텅스텐 비트라인
3 : 하드마스크 질화막 4 : 층간절연막
5 : 콘택홀 6 : 제1텅스텐막
7 : 제2텅스텐막 8 : 메탈 콘택
10 : 메탈 라인

Claims (5)

  1. 텅스텐 비트라인이 형성된 실리콘기판을 마련하는 단계;
    상기 텅스텐 비트라인을 덮도록 기판 전면 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 텅스텐 비트라인을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀 표면을 포함한 층간절연막 상에 IMP(Ionized Metal Plasma) 방식에 따라 베리어용 제1텅스텐막을 증착하는 단계;
    상기 제1텅스텐막 상에 콘택홀을 매립하도록 CVD 방식에 따라 제2텅스텐막을 증착하는 단계; 및
    상기 기판이 노출되도록 제2텅스텐막을 에치백하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성방법.
  2. 제 1 항에 있어서, 상기 콘택홀을 형성하는 단계 후, 그리고, 상기 제1텅스텐막으 증착하는 단계 전,
    상기 노출된 텅스텐 비트라인 표면에 존재하는 자연산화막을 제거하기 위해 습식 세정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성방법.
  3. 제 1 항에 있어서, 상기 제1텅스텐막은 300∼500Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성방법.
  4. 제 1 항 또는 제 3 항에 있어서, 상기 제1텅스텐막은 0∼300℃의 온도에서 증착하는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성방법.
  5. 제 1 항에 있어서, 상기 제2텅스텐막은 3000∼5000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성방법.
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