JPH10340956A

JPH10340956A - 半導体装置およびその製造方法

Info

Publication number: JPH10340956A
Application number: JP15228497A
Authority: JP
Inventors: Yoshinori Tanaka; 義典田中
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-06-10
Filing date: 1997-06-10
Publication date: 1998-12-22

Abstract

(57)【要約】【課題】ＬＴブロー時にレーザーに与えるエネルギー
がヒューズの上に積層する絶縁層の厚さに応じた適切な
値でないため、ヒューズ下部、ヒューズの周辺パターン
に与えるダメージが大きかった。【解決手段】所定の配線層５３の上に高融点のメタル
のプラグ２１を形成し、このプラグをヒューズとして用
いたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置および
その製造方法に関するものであり、詳しくは半導体装置
の冗長回路およびその製造方法に関するものである。

【０００２】

【従来の技術】一般にスタックト型のＤＲＡＭ（Dynami
c Random Access Memory）などの半導体記憶装置おい
て、メモリアレイ部分は下層からトランスファーゲー
ト、ビットライン、ストレージノード、セルプレート、
第１のアルミ配線、第２のアルミ配線の順に形成するシ
ールドビット線のタイプが主流になりつつある。トラン
スファーゲート、ビットライン、ストレージノード、セ
ルプレートは例えばポリシリコンからなる。またこの場
合、冗長回路は下層からトランスファーゲート、ビット
ライン、セルプレート、第１のアルミ配線、第２のアル
ミ配線の順に形成される。

【０００３】ＤＲＡＭは予め余分なメモリセルを有する
冗長回路を内蔵させており、一部のメモリセルに欠陥が
生じたとき、欠陥が生じたメモリセルと余分なメモリセ
ルとを置き換えることにより、半導体装置を正常に動作
させるような構成になっている。具体的には例えば、ゴ
ミ、異物などによりパターン欠陥が発生したとき、欠陥
の生じたメモリセルと共通のワード線を切断し、これを
欠陥のないワード線で置き換えることにより実現でき
る。または、欠陥の生じたメモリセルと共通のビット線
を切断し、これを欠陥のないビット線で置き換えること
により実現することもできる。この切断を行う方式の１
つに、所定の配線層をヒューズとし、メモリセルに欠陥
の生じた場合、対応するヒューズをレーザーによって切
断するＬＴブロー方式がある。

【０００４】導電性のヒューズ上に積層する絶縁層が厚
いほど、ヒューズを破壊するために必要なレーザーのエ
ネルギーは高くなる。レーザーのエネルギーが高くなる
と、ヒューズ下部へのダメージが生じるばかりでなく、
ヒューズの切断部周辺にクレータ状の傷跡が生じ、周辺
パターンへ悪影響を及ぼす。ＬＴブロー方式は、ヒュー
ズの上に積層する絶縁層の厚さに応じてレーザーのエネ
ルギーを適切にする必要がある。またヒューズの上に積
層する絶縁層の数が少ないほどその厚みは予測しやす
い。さらにレーザーに与えるエネルギーは小さい方がヒ
ューズの下部に与えるダメージが小さくなる。

【０００５】図２０は従来のメモリセルの構成を説明す
るための図であり、詳しくはスタックト型のＤＲＡＭメ
モリセルの冗長回路の部分断面図である。図において、
５００はＳｉ基板、５１は第１の絶縁層（または分離酸
化膜という）、５４は第１の絶縁層５１の上に設けたト
ランスファーゲート（以下ＴＧと称す）である。９０は
第１の絶縁層５１、ＴＧ５４の上に積層する第２の絶縁
層（またはＢＣ層間膜という）、９１は第２の絶縁層９
０の上に設けたビットライン（以下ＢＬと称す）であ
る。７５は第２の絶縁層９０、ＢＬ９１の上に積層する
第３の絶縁層（またはＳＣ層間膜という）、５３は第３
の絶縁層７５の上に設けた５３はセルプレート（以下Ｃ
Ｐと称す）である。５５は第３の絶縁層７５、ＣＰ５３
の上に積層する第４の絶縁層（またはＣＨ層間膜とい
う）、５６は第４の絶縁層５５の上に設けた第１のアル
ミ配線である。６１は第４の絶縁層５５、第１のアルミ
配線５６の上に積層する第５の絶縁層（またはＴＨ層間
膜という）、６２は第５の絶縁層６１の上に設けた第２
のアルミ配線である。５７は第５の絶縁層、第２のアル
ミ配線６２の上に積層する第６の絶縁層である。第１の
絶縁層５１は例えば分離酸化膜からなり、第６の絶縁層
５７は例えば窒化膜または窒化膜と酸化膜との２層膜か
らなる。

【０００６】また、第１の絶縁層５１、ＴＧ５４、第２
の絶縁層９０を第１の下部層７０１と称す。また、第１
の下部層７０１、ＢＬ９１、第３の絶縁層７５を第２の
下部層７０２と称す。また第２の下部層７０２、ＣＰ５
３、第４の絶縁層５５を第３の下部層７０３と称す。ま
た、第３の下部層７０３、第１のアルミ配線５６、第５
の絶縁層６１を第４の下部層７０４と称す。

【０００７】ＴＧ５４、ＢＬ９１、ＣＰ５３、第１のア
ルミ配線５６、第２のアルミ配線６２は配線層である。
ａはＴＧ５４と第６の絶縁層の表面との間の距離、ｂは
ＢＬ９１と第６の絶縁層の表面との間の距離、ｃはＣＰ
５３と第６の絶縁層の表面との間の距離、ｄは第１のア
ルミ配線５６と第６の絶縁層の表面との間の距離であ
る。図に示すように下層にある配線層をヒューズとする
と積層する絶縁層の数が多くなるため、第６の絶縁層の
表面までの距離にバラツキが大きいため、適切なレーザ
ーのエネルギーを選択するのが難しくなる。

【０００８】図２１は従来の半導体装置の冗長回路を示
す断面図である。図に示した半導体装置の冗長回路はＢ
Ｌ９１をヒューズとして用いたものである。図におい
て、５８は開口部であり、例えばＢＬ９１の上方に位置
する第６の絶縁層を除去することにより形成する。ま
た、図においてＴＧ５４、ＣＰ５３、第１のアルミ配線
５６、第２のアルミ配線６２は図示するのを省略してい
る。

【０００９】図において、ＢＬ９１をヒューズとした場
合、ＢＬ９１の上には第３の絶縁層７５、第４の絶縁層
５５、第５の絶縁層６１があるためこれらの絶縁層の厚
さがバラツキを生じやすく、レーザーに適切なエネルギ
ーを与えるのが困難であった。

【００１０】図２２は従Ｕ．Ｓ．Ｐ４，８５３，７５８
の公報に記載された従来の半導体装置の冗長回路を示す
断面図である。図において１２０、１４０は配線層、１
１０，１３０は酸化膜などの絶縁層、１５０はガラスコ
ートまたはポリイミドのマスクである。図の半導体装置
の冗長回路はマスク１５０を用いてヒューズとなる配線
層１２０の上の絶縁層１３０の厚さを均一になるように
したものである。この場合絶縁層１３０をエッチングす
る工程が複雑であるばかりか、エッチング時のエッチン
グレートのバラツキによりウェーハ（図示せず）面内、
ウェーハ間でヒューズの上の絶縁層１３０に厚さがばら
つく等の問題があった。

【００１１】図２３は従来の半導体装置の冗長回路の断
面図である。図において１は基板、３、７、１１１は絶
縁層、５はヒューズとなる配線層、１０９は配線層など
のストッパである。図の半導体装置は絶縁層１１１をエ
ッチングするとき、ストッパ１０９がエッチングの進行
を阻止した後、ストッパ１０９を除去することにより半
導体装置の冗長回路を得ることができる（図２３（ｂ）
参照）。ストッパ１０９の下の絶縁層７の厚さを均一に
形成すれば、ＬＴブロー時にレーザーに適切なエネルギ
ーを与えることができる。

【００１２】

【発明が解決しようとする課題】従来の半導体装置の冗
長回路は下層の配線層をヒューズとするとヒューズの上
に積層する絶縁層の厚さが正確につかめなくなるため、
レーザーに与えるエネルギーが必要以上に大きくなりや
すく、ヒューズの下部、ヒューズの周辺パターンへダメ
ージを及ぼすといった問題があった。また、図２３のよ
うな構成にした場合、ストッパとなる素子を形成、除去
する必要があり、半導体装置の冗長回路の製造が複雑に
なるといった問題があった。この発明は上述のような問
題を解決するためになされたものであり、製造方法が簡
単で、ヒューズの下部、ヒューズのパターン周辺へのダ
メージが少ない半導体装置の冗長回路およびその製造方
法を得ることを目的とする。

【００１３】

【課題を解決するための手段】この発明に係る半導体装
置は、基板の上に絶縁膜を介して複数の配線層を設け、
配線層の上に絶縁層を積層した半導体装置において、所
定の配線層の上に高融点のメタルのプラグを形成し、こ
のプラグをヒューズとして用いたものである。

【００１４】この発明に係る半導体装置は、基板の上に
絶縁膜を介して複数の配線層を積層し、配線層の上に絶
縁層を積層したものであって、複数の配線層のうちの所
定の配線層をヒューズとして用いる半導体装置におい
て、所定の配線層の上の絶縁層の厚さを薄くするように
絶縁層に窪みを形成したことを特徴とするものである。

【００１５】この発明に係る半導体装置は、所定の配線
層の下に熱を吸収するための熱吸収層を形成したもので
ある。

【００１６】この発明に係る半導体装置は、ヒューズと
なる配線層の周りを囲う素子を備えたものである。

【００１７】この発明に係る半導体装置は、高融点のメ
タルはタングステンであることを特徴とするものであ
る。

【００１８】この発明に係る半導体装置の製造方法は、（ａ）基板の上に絶縁層を介し複数の配線層を形成す
る工程（ｂ）複数の配線層のうちの所定の配線層の上に絶縁
層を形成する工程（ｃ）所定の配線層の上に高融点のメタルのプラグを
形成する工程なる工程を有することを特徴とする。

【００１９】この発明に係る半導体装置の製造方法は、（ａ）基板の上に絶縁層を積層する工程（ｂ）絶縁層の上に熱を吸収するための熱吸収層を形
成する工程（ｃ）熱吸収層の上にヒューズとなる配線層を形成す
る工程（ｄ）配線層の上に更に絶縁層を形成する工程なる工程を有することを特徴とする。

【００２０】この発明に係る半導体装置の製造方法は、（ａ）基板の上に絶縁層を介し複数の配線層を形成す
る工程（ｂ）複数の配線層のうちの所定の配線層の上に絶縁
層を形成する工程（ｃ）所定の配線層の上に形成した絶縁層に窪みを形
成する工程なる工程を有することを特徴とする。

【００２１】この発明に係る半導体装置の製造方法は、
ヒューズとなる配線層の上に形成した絶縁層に窪みを形
成する工程は、（ａ）所定の配線層の上に形成した絶縁層の上に所定
の配線層の上方に対応する部分が開口したレジストマス
クを形成する工程（ｂ）エッチバックをかける工程なる工程を有することを特徴とする。

【００２２】

【発明の実施の形態】

実施の形態１．図１は実施の形態１の半導体装置を示す
図であり、図１（ａ）は半導体装置の冗長回路の上面
図、図１（ｂ）は図１（ａ）のＡ−Ａ断面図である。図
において、従来と同一の符号を付したものは従来と同一
またはこれに相当するものである。図において、５０は
第４の絶縁層５５に設けた溝、２０は溝５０に沿って積
層したバリアメタル、２１は溝５０の内側であってバリ
アメタル２０の上に埋め込んだプラグである。５８は第
６の絶縁層５７に設けた開口部であり、開口部５８によ
り、第５の絶縁層６１の所定の部分が表出する。溝５０
の底面には導電性の配線層（ここではＣＰ５３）があ
り、エッチングにより第３の絶縁層に溝５０を形成する
とき、エッチングの進行を防止するストッパとなる。

【００２３】プラグ２１は例えばＷ（ダングステン）等
の高融点の金属からなり、このプラグ２１をヒューズと
して用いる。プラグ２１の上には第５の絶縁層６１のみ
であり、プラグ２１をヒューズとして用いるとき、ＣＰ
５３をヒューズとして用いた場合に比べ、ヒューズの上
方に位置する絶縁層の数が少なく、厚さが薄くなるた
め、ＬＴブロー時においてレーザーに与えるエネルギー
をより適切にすることができ、ヒューズを確実に破壊で
きるとともにヒューズ下部、ヒューズのパターン周辺へ
のダメージが無くなる。

【００２４】図２、図３は実施の形態１の半導体装置の
製造方法を示す図である。図において、図１と同一の符
号を付したものは同一、またはこれに相当するものであ
る。図において、２０１はバリアメタル、２１１はＷ
膜、５３１は多結晶のＳｉ膜、５３２、５５１、５７１
はレジストマスクである。図２（ａ）は基板５００の上
に第２の下部層７０２を積層し、その上にＣＰ５３とな
る多結晶のＳｉ膜５３１、レジストマスク５３２を積層
した状態を示す図である。図２（ａ）において、レジス
トマスク５３２の上方からエッチングを行った後、レジ
ストマスク５３２を除去する。これにより、レジストマ
スク５３２の下部にあるＳｉ膜５３１の所定の部分が除
去されＣＰ５３が形成される。その上に第４の絶縁層５
５を積層し、第４の絶縁層５５の上にレジストマスク５
５１を形成する。レジストマスク５５１において、ＣＰ
５３の上方に対応する部分は開口している（図２（ｂ）
参照）。

【００２５】次にレジストマスク５５１の上方からエッ
チングを行う。レジストマスク５５１の開口している部
分からエッチングが進行する。このとき、ＣＰ５３はエ
ッチングの進行を防止するストッパとなる。エッチング
により、溝５０が形成される。この後、Ｔｉ、ＴｉＮ等
の高融点のメタル２０１を堆積した後、Ｗ膜２１１を堆
積する（図３（ａ）参照）。

【００２６】次に、Ｗ膜２１１の上からエッチングを行
い、溝５０の内側に形成されたバリアメタル２０１、Ｗ
膜２１１を残し、残りのバリアメタル２０１、Ｗ膜２１
１以外を除去する。これにより、溝５０にＷからなるプ
ラグ２１を形成することができる。この後、プラグ２１
の一部と接触するように第１のアルミ配線５６を形成
し、この後第５の絶縁層６１、第２のアルミ配線６２
（図示せず）、第６の絶縁層、レジストマスクを積層す
る（図３（ｄ）参照）。この後、レジストマスク５７１
の上方からエッチングを行い、第６の絶縁層に開口部５
８を形成することにより、図１（ｂ）に示す半導体装置
を得ることができる。

【００２７】実施の形態２．図４は実施の形態２の半導
体装置を示す図であり、図４（ａ）は実施の形態２の半
導体装置の冗長回路の上面図、図４（ｂ）は図４（ａ）
のＡ−Ａ断面図である。実施の形態２の半導体装置は、
ＣＰ５３をヒューズとしたものである。図において、５
５７は第４の絶縁層５５に穴（図示せず）をあけてＣＰ
５３と第１のアルミ配線５６とをコンタクトさせたコン
タクト部である。ヒューズとなるＣＰ５３の上の絶縁層
は第４の絶縁層５５、第５の絶縁層６１のみであるた
め、ＢＬ９１をヒューズとする場合に比べヒューズの上
方に位置する絶縁層の数が少なく、厚さが薄くなるた
め、ＬＴブロー時においてレーザーに与えるエネルギー
をより適切にすることができ、ヒューズを確実に破壊で
きるとともにヒューズ下部、ヒューズのパターン周辺へ
のダメージが少なくなる。

【００２８】図５は実施の形態２の半導体装置の他の構
成を示す断面図である。図５の半導体装置はＣＰ５３の
上に位置する第４の絶縁層５５を例えばエッチバックに
より削ることにより、第４の絶縁層５５に基板５００に
向かう緩やかな窪みを形成し、ＣＰ５３の上に位置する
絶縁層の厚さをより薄くしたことを特徴としたものであ
る。図５において、９６１は第４の絶縁層５５をエッチ
バックすることにより形成された傾斜部である。傾斜部
９６１の傾きは緩やかである。ＣＰ５３をヒューズとし
た場合、ヒューズの上に位置する絶縁層の厚さを第５の
絶縁層６１の厚さにより近づけることができるので、レ
ーザーに与える適切なエネルギーをより小さな値にする
ことができ、ＬＴブロー時にヒューズの下部、ヒューズ
の周りの周辺パターンに及ぼすダメージが少なくなる。
更に傾斜部９６１の傾きを緩やかにしたので、上層の配
線層（ここでは、第１のアルミ配線５６、第２のアルミ
配線６２）をパターンニングする際に残差、断線などの
不具合が生じることはない。

【００２９】図６、図７および図８は図５に示した半導
体装置の製造方法を示す図である。図において、左側は
半導体装置の冗長回路となる部分、右側は半導体装置の
メモリセルとなる部分である。図において、７６はスト
レージノード（以下ＳＮと称す）であり、ＳＮ７６は基
板５００に接触する。ＳＮ７６は例えば円筒型である。
またＳＮ７６の上にはＣＰ５３が積層する。図６（ａ）
は冗長回路となる部分は基板５００の上に第２の下部層
７０２を積層し、その上にＣＰ５３を形成した状態、メ
モリセルとなる部分は基板５００の上に第１の絶縁層５
１、ＴＧ９１（図示せず）、第２の絶縁層９０、ＢＬ９
１（図示せず）、第３の絶縁層７５、ＳＮ７６、ＣＰ５
０を形成した状態を示す図である。

【００３０】図６（ａ）において、上方から第４の絶縁
層５５を積層する（図６（ｂ）参照）。次に、レジスト
マスク９６、レジストマスク９７を形成する。冗長回路
となる部分において、レジストマスク９６は、ＣＰ５３
の上方に対応する部分は開口している（図６（ｃ）参
照）。また、メモリセルとなる部分において、レジスト
マスク９７はＳＮ７６の上方に対応する部分は開口して
いる。次に、レジストマスク９６、レジストマスク９７
の上方から例えばフッ酸（ＨＦ）溶液を用いたウェット
エッチングによりエッチバックを行う。このとき、ＣＰ
５６の上方に位置する第４の絶縁層５５の部分はエッチ
ングが進行するため厚さが薄くなり、緩やかな窪みが形
成される。これにより、冗長回路となる部分における第
４の絶縁層５５に緩やかな傾斜部９６１が形成されると
ともに、メモリセルとなる部分におけるＳＮ７６の上方
に位置する第４の絶縁層５５の厚さが薄くなるととも
に、図６（ｂ）の時の段差ｘ１がｘ２になるため、表面
が滑らかになる（図７（ｂ）参照）。

【００３１】次に、第４の絶縁層５５の上に第１のアル
ミ配線５６、第５の絶縁層６１、第２のアルミ配線６
２、第６の絶縁層５７を形成する。このとき、冗長回路
となる部分において、第１のアルミ配線５６がＣＰ５３
とコンタクトするように第１のアルミ配線５６を形成す
る。次に、第６の絶縁層に開口部５８を形成することに
より図５に示す半導体装置の冗長回路が形成される。

【００３２】上述のような半導体装置の製造方法によれ
ば、ウェットエッチングによりエッチバックを行うこと
により、メモリセルとなる部分の表面が滑らかになるた
め、第１のアルミ配線５６、第２のアルミ配線６２等の
配線層のパターンニングを行うとき、これらが残差また
は断線などが生じるといったことがない。また冗長回路
となる部分においてウェットエッチングによりエッチバ
ックを行うことにより、ヒューズの上に位置する第４の
絶縁層５５が薄くなり緩やかな窪みを形成することがで
きる。さらに、第４の絶縁層５５は冗長回路となる部
分、メモリセルとなる部分に形成されているので、第４
の絶縁層５５にエッチバックを施すことにより、メモリ
セルとなる部分の段差を少なくし、冗長回路となる部分
に緩やかな窪みを形成することができる。よって、冗長
回路となる部分のＣＰ５３の上に絶縁層を、メモリセル
となる部分のＣＰ５３の上に絶縁層を別個に形成した
後、それぞれの絶縁層をエッチバックし、形成する場合
に比べプロセスが簡単になる。また、図４に示す半導体
装置を製造するには図６から図８に示した半導体装置の
製造方法において、レジストマスクを形成する工程、レ
ジストマスク９６、レジストマスク９７の上方からウェ
ットエッチングによりエッチバックする工程をなくせば
図４に示す半導体装置の冗長回路を製造することができ
る。またウエットエッチングによりエッチバックを行う
ことにより、第４の絶縁層５５に緩やかな窪みを形成す
る方法を述べたが、これに限定されるものではなく、絶
縁層に等方的なエッチングを行うことができればそのエ
ッチングはドライエッチング、気相ＨＦを用いたエッチ
ングであってもよい。

【００３３】実施の形態３．図９は実施の形態３の半導
体装置を示す図であり、詳しくは半導体装置の冗長回路
を示す断面図である。図９において、８０はＣＰ５３と
第２の下部層７０２との間に設けた熱吸収層である。熱
吸収層は例えば酸化膜８０ａ、多結晶Ｓｉ８０ｂ、多結
晶Ｓｉ８０ｃを有する。実施の形態３の半導体装置は上
述のような構成をしているため、ＣＰ５３をヒューズと
して用いた場合、レーザーのエネルギーが大きくＣＰ５
３の下部に透過しても熱吸収層８０に吸収されるため、
第２の下部層７０２に透過するエネルギーが少なくな
り、レーザーのエネルギーが第２の下部層７０２に与え
るダメージを少なくすることができる。

【００３４】図１０、図１１は実施の形態３の半導体装
置の製造方法を示す図である。図において左側は冗長回
路となる部分、右側はメモリセルとなる部分である。図
１０（ａ）は基板５００の上に第２の下部層７０２を形
成し、その上に多結晶Ｓｉ９００、酸化膜９０１を積層
したものである。酸化膜９０１は例えばＢ、Ｐなどをド
ーピングしたものである。図１０（ａ）において、レジ
ストマスク９０２により所望する多結晶Ｓｉ膜９００、
酸化膜９０１を残す。残った多結晶Ｓｉ９００が多結晶
Ｓｉ８０ａ、酸化膜９０１が酸化膜８０ｂとなる（図１
０（ｂ）参照）。

【００３５】次に多結晶Ｓｉ膜を全面に積層した後、マ
スクなしで異方性エッチングを行う。これにより、冗長
回路となる部分において、多結晶Ｓｉ８０ａ、酸化膜８
０ｂの側面にサイドウォールである多結晶Ｓｉ８０ｃが
形成され、熱吸収層８０が形成される。また、メモリセ
ルとなる部分においては、多結晶Ｓｉ９００、酸化膜９
０１の側面にサイドウォールである多結晶Ｓｉ９０５が
形成される。多結晶Ｓｉ９００および多結晶Ｓｉ９０５
がＳＮ７６となる（図１０（ｃ）参照）。

【００３６】次に、冗長回路となる部分において、レジ
ストマスク９０６を形成した後、気相ＨＦによりエッチ
ングを行い、メモリセルとなる部分の酸化膜９０２を除
去する。このとき、冗長回路となる部分はレジストマス
ク９０６により酸化膜８０ｂは除去されない（図１１
（ａ）参照）。次に冗長回路となる部分において、レジ
ストマスク９０６を除去した後、ＣＰ５３を酸化膜８０
ｂの上に、メモリセルとなる部分においては、ＣＰ５３
をＳＮ７６、第３の絶縁層７５の上に積層する（図１１
（ｂ）参照）。次に、第４の絶縁層５５を積層する（図
１１（ｄ）参照）。

【００３７】この後、第１のアルミ配線５６、第５の絶
縁層６１、第２のアルミ配線６２、第６の絶縁層５７を
積層した後、ＣＰ５３の上方に位置する第６の絶縁層５
７を開口することにより、実施の形態３の半導体装置を
製造することができる。

【００３８】上述の方法によれば冗長回路となる部分に
ＳＮ７６を形成する工程を適用することにより容易に熱
吸収層８０を形成することが可能となる。

【００３９】実施の形態４．図１２は実施の形態４の半
導体装置を示す図であり、詳しくは実施の形態４の半導
体装置の冗長回路の上面図（図１２（ａ））、Ａ−Ａ断
面図（図１２（ｂ））である。実施の形態４の半導体装
置はＣＰ５３をヒューズとして用いたものである。図に
おいて従来の符号と同一のものは同一、またはこれに相
当するものである。６１１は第５の絶縁膜６１ａに形成
された溝であって、溝６１１はＣＰ５３の上に位置す
る。６２ａは第２のアルミ配線であり、第２のアルミ配
線６２ａは溝６１１の側面に沿って形成されている。第
１のアルミ配線５６と第２のアルミ配線６２ａとをコン
タクトするためのバイアホール（Via Hole）（図示せ
ず）をエッチングにより形成するとき、同時に溝６１１
を形成する。このとき、ＣＰ５３の上に位置する第５の
絶縁層６１ａを除去できる程度の時間エッチングを行う
ように調整する必要がある。

【００４０】バイアホールを形成するとき、ダイシング
を行うときのチップへのダメージや耐湿性などを考慮し
てダイシング部（図示せず）の絶縁層を全て削る必要が
ある。ダイシング部は例えば、図６で説明したようにメ
モリセルとなる部分をエッチバックするときにダイシン
グ部を削るとともに、ＣＰ５３の上に位置する第５の絶
縁層６１ａをエッチングにより除去するとき同時にダイ
シング部をエッチングにより削ることによりダイシング
部の絶縁層を全て削ることができる。また、ＣＰ５３の
上に位置する第５の絶縁層６１ａをエッチングするとき
のエッチングの量を減らせば、エッチングにより生成で
きる反応生成物を抑制できるとともに、これを除去する
のが容易になる。

【００４１】実施の形態４の半導体装置はＣＰ５３をヒ
ューズとしたが、ＢＬ９１をヒューズとしてもよい。こ
の場合、ヒューズとなるＢＬ９１の上方にある第３の絶
縁層５５に溝を設け開口部を形成すればよい。

【００４２】実施の形態５．図１３は実施の形態５の半
導体装置を示す図であり、図１３（ａ）は実施の形態５
の半導体装置の冗長回路の上面図、図１３（ｂ）はＡ−
Ａ断面図である。実施の形態５の半導体装置はＢＬ９１
をヒューズとして用いている。図１３において、５３ｂ
は第３の絶縁層７５の上に形成されたＣＰであり、ＣＰ
５３ｂはＢＬ９１の上方には形成されていない。５５ｂ
は第４の絶縁層であり、ＢＬ９１の上方に位置する部分
は開口している。８０１はＣＰ５３ｂおよび第４の絶縁
層５５ｂの側面に形成されたサイドウォールであり、そ
の材質は例えばＷ等からなる。５６ｂは第１のアルミ配
線であり、第１のアルミ配線５６ｂは第４の絶縁層５５
ｂの端部付近、サイドウォール８０１、ＣＰ５３ｂの側
面を覆うように形成されている。

【００４３】６１ｂは第５の絶縁層であり、第５の絶縁
層６１ｂは断面凹上であり、窪みの下方にヒューズとな
るＢＬ９１が位置する。６２ｂは第２のアルミ配線であ
り、第２のアルミ配線は第５の絶縁層６１ｂの窪みの側
面付近に形成されている。５７ｂは第６の絶縁層であ
り、ＢＬ９１の上方付近には第６の絶縁層５７ｂは形成
されていない。実施の形態５の半導体装置は上述のよう
な構成を有しているため、ＢＬ９１の上に位置する絶縁
層は第３の絶縁層７５、第５の絶縁層６１のみとなるた
め、絶縁層の数が少なく、厚さが薄くなるため、ＬＴブ
ロー時においてレーザーに与えるエネルギーをより適切
にすることができ、ヒューズを確実に破壊できるととも
にヒューズ下部、ヒューズのパターン周辺へのダメージ
が少なくなる。

【００４４】図１４、図１５は図１３に示した半導体装
置の製造方法を示す図である。図１４（ａ）は、基板５
００の上に第１の下部層７０１、ＢＬ９１、第３の絶縁
層およびＣＰ５３ｂを形成した状態を示す図である。図
１４（ａ）において、第４の絶縁層５５ｂを積層し、そ
の上にレジストマスク７０７を形成する、レジストマス
ク７０７はヒューズとなるＢＬ９１の上方は開口してい
る。エッチングにより周辺回路にコンタクトホールを形
成するときにレジストマスク７０７の上からエッチング
を行いＢＬ９１の上方に位置する第４の絶縁層５５ｂを
開口する。このとき第４の絶縁層５５ｂの開口部を形成
することにより、ＢＬの上方に位置するＣＰ５３ｂが表
出する（図１４（ｂ）参照）。

【００４５】次に、第４の絶縁層５５ｂ、表出したＣＰ
５３ｂの上にＴｉ、ＴｉＮなどの高融点メタルまたはそ
の化合物であるバリアメタル２２２、バリアメタル２２
２の上にＷ膜２２３を積層する（図１４（ｃ）参照）。
次に、Ｗ膜２２３の上からエッチバックを行う。第４の
絶縁層５５ｂの開口部が大きいため、エッチバック時に
ＢＬ９１の上方に位置するＣＰ５３ｂも除去され、第３
の絶縁層７５が表出する。このとき第４の絶縁層５５ｂ
の開口部の側壁付近にバリアメタル２２２、Ｗ膜２２３
が残り、これらがサイドウォール８０１を形成する（図
１５（ａ）参照）。

【００４６】次に、第３の絶縁層５３の開口部付近、サ
イドウォール８０１、第４の絶縁層５５ｂの開口部付近
を覆うように第１のアルミ配線５６ｂを積層する（図１
５（ｂ）参照）。次に、第５の絶縁層６１ｂを第３の絶
縁層７５、第４の絶縁層５５ｂ、第１のアルミ配線５６
ｂの上に積層する。このとき形成される第５の絶縁層６
１ｂは断面凹状になり、窪みの下方にはＢＬ９１が位置
する。次に第２のアルミ配線６２ｂを第５の絶縁層６１
ｂの窪みの側壁に沿って形成する。次に第６の絶縁層５
７ｂを積層するとともに、ＢＬ９１の上方に位置する部
分をエッチングなどにより開口する（図１５（ｃ）参
照）。このような方法により、実施の形態６の半導体装
置の冗長回路を製造することが可能となる。

【００４７】実施の形態６．図１６は実施の形態６の半
導体装置を示す図であり、図１６（ａ）は実施の形態６
の半導体装置の冗長回路の上面図、図１６（ｂ）はＡ−
Ａ断面図である。図において、５６ｃは第１のアルミ配
線、６１ｃは第５の絶縁層、６２ｃは第２のアルミ配
線、５７ｃは第６の絶縁層である。６０１は第１のアル
ミ配線５６ｃと第２のアルミ配線６２ｃとの接触部であ
る。ヒューズとなるＢＬ９１の上方の絶縁膜は第３の絶
縁層、第４の絶縁層のみである。

【００４８】実施の形態６の半導体装置はＢＬ９１の上
方に位置する絶縁層の数が少なく、厚さが薄くなるた
め、ＬＴブロー時においてレーザーに与えるエネルギー
をより適切にすることができ、ヒューズを確実に破壊で
きるとともにヒューズ下部、ヒューズのパターン周辺へ
のダメージが少なくなる。

【００４９】実施の形態６の半導体装置の冗長回路はＢ
Ｌ９１をヒューズとしたが、ＣＰ５３をヒューズとする
とヒューズの上方に位置する絶縁層の数がさらに少な
く、厚さがさらに薄くなるため、ＬＴブロー時において
レーザーに与える適切なエネルギーがより小さくなるた
め、ヒューズを確実に破壊できるとともにヒューズ下
部、ヒューズのパターン周辺へのダメージがさらに少な
くなる。

【００５０】実施の形態７．図１７は実施の形態７の半
導体装置を示す図であり、図１７（ａ）は実施の形態７
の半導体装置の冗長回路の上面図、図１７（ｂ）はＡ−
Ａ断面図である。実施の形態７の半導体装置はＢＬ９１
をヒューズとするものである。図において、図１６と同
一の符号を付したものは同一またはこれに相当するもの
である。図において、５５ｃは第４の絶縁層であり、第
４の絶縁層５５ｃにはエッチバックなどにより窪みが形
成されており、ヒューズとなるＢＬ９１の上方に位置す
る第４の絶縁層５５ｃには窪みの底面が位置する。９６
６は第４の絶縁層５５ｃに窪みを形成することによりで
きた傾斜部である。ヒューズとなるＢＬ９１の上方に位
置する絶縁層の厚さを更に薄くすることができるので、
ＬＴブロー時においてレーザーに与える適切なエネルギ
ーがより小さくなるため、ヒューズを確実に破壊できる
とともにヒューズ下部、ヒューズのパターン周辺へのダ
メージがさらに少なくなる。

【００５１】なお、実施の形態８ではＢＬ９１をヒュー
ズとしたがＣＰ５３をヒューズとなるような構成にして
も良い。この場合、ヒューズの上方に位置する絶縁層の
厚さを更に薄くすることができるので、ＬＴブロー時に
おいてレーザーに与える適切なエネルギーがより小さく
なるため、ヒューズを確実に破壊できるとともにヒュー
ズ下部、ヒューズのパターン周辺へのダメージがさらに
少なくなる。

【００５２】実施の形態８．図１８は実施の形態８の半
導体装置を示す図であり、図１８（ａ）は実施の形態７
の半導体装置の冗長回路の上面図、図１８（ｂ）はＡ−
Ａ断面図である。図において図１７と同一の符号を付し
たものは同一またはこれに相当するものである。図にお
いて、６０６は第３の絶縁層７５、第４の絶縁層５５に
形成した溝に埋め込んだ素子であるＷプラグであり、Ｗ
プラグ６０６は例えば第１のアルミ配線に接するように
形成される。またＷプラグ６０６は開口部５８の下方に
位置するヒューズとなるＢＬ９１の周りを囲むように形
成されている。これにより開口部５８から半導体装置の
内部に水８００などの液体が進入するのを防止すること
ができる。なお、実施の形態８ではＢＬ９１をヒューズ
としたがＣＰ５３をヒューズとなるような構成にしても
良い。このとき、Ｗプラグ６０６は開口部５８の下方に
位置するヒューズとなるＣＰ５３の周りを囲むような構
成にすればよい。

【００５３】実施の形態９．図１９は実施の形態９の半
導体装置を示す図であり、詳しくは実施の形態９の半導
体装置の冗長回路の断面図である。実施の形態９の半導
体装置は第２のアルミ配線６２をヒューズとして用いた
ことを特徴とするものである。これにより、ヒューズと
なる第２のアルミ配線６２の上の絶縁層は第６の絶縁層
５７のみになるため、ヒューズの上に積層する絶縁層の
厚さを薄くすることができる。また、ＬＴブローを行う
ときには第６の絶縁層５７ごしに行う。

【００５４】これまでの実施の形態では、ストレージノ
ードは円筒型であると言及したが、これに限るものでは
なく、ノーマルタイプのスタックトゲート型のストレー
ジノードでも良い。また、これまでに述べた実施の形態
を適宜組み合わせることができるのは言うまでもない。

【００５５】

【発明の効果】この発明に係る半導体装置によれば、所
定の配線層の上に高融点のメタルのプラグを形成したの
で、所定の配線層の上に位置する絶縁層の厚さを薄くす
ることができ、ＬＴブロー時においてレーザーに与える
適切なエネルギーがより小さくなるため、ヒューズを確
実に破壊できるとともにヒューズ下部、ヒューズのパタ
ーン周辺へのダメージがさらに少なくなる。さらにヒュ
ーズを高融点のメタルのプラグとしたので、ＬＴブロー
時においてのみプラグを切断することができる。

【００５６】この発明に係る半導体装置によれば、所定
の配線層の上の絶縁層に窪みを形成したので、ＬＴブロ
ー時においてレーザーに与える適切なエネルギーがより
小さくなるため、ヒューズを確実に破壊できるとともに
ヒューズ下部、ヒューズのパターン周辺へのダメージが
さらに少なくなる。

【００５７】この発明に係る半導体装置によれば、所定
の配線層の下に熱を吸収するための熱吸収層を形成した
ので、ＬＴブローを行うときにレーザーに過度のエネル
ギーを与えても熱吸収層にレーザーのエネルギーが形成
されるため、ヒューズとなる配線層の下層に与えるダメ
ージが軽減する。

【００５８】この発明に係る半導体装置によれば、ヒュ
ーズとなる配線層の周りを囲む素子を備えたので、装置
に水などの進入を防止する。

【００５９】この発明に係る半導体装置によれば、高融
点のメタルはタングステンとしたので、ＬＴブロー時に
おいてのみプラグを切断することができる。

【００６０】この発明に係る半導体装置の製造方法によ
れば、所定の配線層の上にプラグを形成する工程を有す
るので、所定の配線層の上に位置する絶縁層の厚さを薄
くすることができ、ＬＴブロー時においてレーザーに与
える適切なエネルギーがより小さくなるため、ヒューズ
となる所定の配線層を確実に破壊できるとともにヒュー
ズ下部、ヒューズのパターン周辺へのダメージが少なく
なる半導体装置の冗長回路を得ることができる。

【００６１】この発明に係る半導体装置の製造方法によ
れば、絶縁層の上に熱を吸収するための熱吸収層を形成
する工程を有するので、ＬＴブロー時において、レーザ
に与えるエネルギーが大きくなっても所定の配線層の下
方に与える影響が少ない半導体装置の冗長回路を得るこ
とができる。

【００６２】この発明に係る半導体装置の製造方法によ
れば、所定の配線層の上に窪みを形成する工程を有する
ので、ＬＴブロー時においてレーザーに与える適切なエ
ネルギーがより小さくなるため、ヒューズとなる所定の
配線層を確実に破壊できるとともにヒューズ下部、ヒュ
ーズのパターン周辺へのダメージがさらに少なくなる。

【００６３】この発明に係る半導体装置の製造方法によ
れば、所定の配線層の上に形成した絶縁層の上に所定の
配線層の上方に対応する部分が開口したレジストマスク
を形成する工程およびエッチバックをかける工程を有す
るので、所定の配線層の上の絶縁層の厚さを薄くするこ
とができるので、ＬＴブロー時においてレーザーに与え
る適切なエネルギーがより小さくなるため、ヒューズと
なる所定の配線層を確実に破壊できるとともにヒューズ
下部、ヒューズのパターン周辺へのダメージがさらに少
なくなる。

【図面の簡単な説明】

【図１】実施の形態１の半導体装置を示す図である。

【図２】実施の形態１の半導体装置の製造方法を示す
図である。

【図３】実施の形態１の半導体装置の製造方法を示す
図である。

【図４】実施の形態２の半導体装置を示す図である。

【図５】実施の形態２の半導体装置を示す図である。

【図６】実施の形態２の半導体装置の製造方法を示す
図である。

【図７】実施の形態２の半導体装置の製造方法を示す
図である。

【図８】実施の形態２の半導体装置の製造方法を示す
図である。

【図９】実施の形態１の半導体装置を示す図である。

【図１０】実施の形態３の半導体装置の製造方法を示
す図である。

【図１１】実施の形態３の半導体装置の製造方法を示
す図である。

【図１２】実施の形態４の半導体装置を示す図であ
る。

【図１３】実施の形態５の半導体装置を示す図であ
る。

【図１４】実施の形態５の半導体装置の製造方法を示
す図である。

【図１５】実施の形態５の半導体装置の冗長回路の製
造方法を示す図である。

【図１６】実施の形態６の半導体装置を示す図であ
る。

【図１７】実施の形態７の半導体装置を示す図であ
る。

【図１８】実施の形態８の半導体装置を示す図であ
る。

【図１９】実施の形態９の半導体装置を示す図であ
る。

【図２０】従来の半導体装置を示す図である。

【図２１】従来の半導体装置を示す図である。

【図２２】従来の半導体装置を示す図である。

【図２３】従来の半導体装置を示す図である。

【符号の説明】

２０バリアメタル２１プラグ５０溝５１第１の絶縁層５３ＣＰ５４ＴＧ５５第４の絶縁層５６第１のアルミ配線５７第６の絶縁層５８開口部６１第５の絶縁層６２第２のアルミ配線７５第３の絶縁層８０熱吸収層９０第２の絶縁層９１ＢＬ５００基板６０６素子７０１第１の下部層７０２第２の下部層７０３第３の下部層７０４第４の下部層

Claims

【特許請求の範囲】

【請求項１】基板の上に絶縁膜を介して複数の配線層
を設け、上記配線層の上に絶縁層を積層した半導体装置
において、上記所定の配線層の上に高融点のメタルのプラグを形成
し、このプラグをヒューズとして用いたことを特徴とす
る半導体装置。
【請求項２】基板の上に絶縁膜を介して複数の配線層
を設け、上記配線層の上に絶縁層を積層したものであっ
て、上記複数の配線層のうちの所定の配線層をヒューズとし
て用いる半導体装置において、上記所定の配線層の上の絶縁層の厚さを薄くするように
上記絶縁層に窪みを形成したことを特徴とする半導体装
置。
【請求項３】所定の配線層の下に熱を吸収するための
熱吸収層を形成したことを特徴とする請求項１または２
に記載の半導体装置。
【請求項４】ヒューズとなる配線層の周りを囲う素子
を備えたことを特徴とする請求項１から３のいずれか１
項に記載の半導体装置。
【請求項５】高融点のメタルはタングステンであるこ
とを特徴とする請求項１に記載の半導体装置。
【請求項６】半導体装置を製造するための方法であっ
て、（ａ）基板の上に絶縁層を介し複数の配線層を形成す
る工程（ｂ）上記複数の配線層のうちの所定の配線層の上に
絶縁層を形成する工程（ｃ）上記所定の配線層の上に高融点のメタルのプラ
グを形成する工程なる工程を有することを特徴とする半導体装置の製造方
法。
【請求項７】半導体装置の冗長回路を製造するための
方法であって、（ａ）基板の上に絶縁層を積層する工程（ｂ）上記絶縁層の上に熱を吸収するための熱吸収層
を形成する工程（ｃ）上記熱吸収層の上に上記ヒューズとなる配線層
を形成する工程（ｄ）上記配線層の上に更に絶縁層を形成する工程なる工程を有することを特徴とする半導体装置の製造方
法。
【請求項８】半導体装置の冗長回路を製造するための
方法であって、（ａ）基板の上に絶縁層を介し複数の配線層を形成す
る工程（ｂ）上記複数の配線層のうちの所定の配線層の上に
絶縁層を形成する工程（ｃ）上記所定の配線層の上に形成した絶縁層に窪み
を形成する工程なる工程を有することを特徴とする半導体装置の製造方
法。
【請求項９】所定の配線層の上に形成した絶縁層に窪
みを形成する工程は、（ａ）上記所定の配線層の上に形成した絶縁層の上に
上記所定の配線層の上方に対応する部分が開口したレジ
ストマスクを形成する工程（ｂ）エッチバックをかける工程なる工程を有することを特徴とする請求項８に記載の半
導体装置の製造方法。