JPH11340331A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11340331A JPH11340331A JP15540998A JP15540998A JPH11340331A JP H11340331 A JPH11340331 A JP H11340331A JP 15540998 A JP15540998 A JP 15540998A JP 15540998 A JP15540998 A JP 15540998A JP H11340331 A JPH11340331 A JP H11340331A
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- film
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Abstract
(57)【要約】 （修正有）
【課題】上層絶縁膜のクラック発生の原因となる下層絶
縁膜のツノ状突起の発生を防止して、平坦な層間絶縁膜
を形成する工程を有する半導体装置の製造方法を提供す
る。 【解決手段】隣接する導電層１０６上に第１の絶縁膜１
０７と第２の絶縁膜１０８を形成し、該導電層間の凹部
における第２の絶縁膜上に第２の絶縁膜より高く第１の
レジスト膜を形成する。第１のレジスト膜１０９と同程
度の高さまで第２の絶縁膜上に第２のレジスト膜１１０
を形成する。次に第１のレジスト膜１０９を導電層上の
第２の絶縁膜１０８の高さより幾分低くなるまで、か
つ、第２のレジスト膜がほぼ除去されるまで第１及び第
２のレジスト膜をエッチングする。残った前記第１及び
第２のレジスト膜を除去し、前記隣接する導電層の間の
凹部の第２の絶縁膜を除く他の部分の第２の絶縁膜が除
去されるまでエッチングした後、上層全面に層間絶縁膜
を形成する。
縁膜のツノ状突起の発生を防止して、平坦な層間絶縁膜
を形成する工程を有する半導体装置の製造方法を提供す
る。 【解決手段】隣接する導電層１０６上に第１の絶縁膜１
０７と第２の絶縁膜１０８を形成し、該導電層間の凹部
における第２の絶縁膜上に第２の絶縁膜より高く第１の
レジスト膜を形成する。第１のレジスト膜１０９と同程
度の高さまで第２の絶縁膜上に第２のレジスト膜１１０
を形成する。次に第１のレジスト膜１０９を導電層上の
第２の絶縁膜１０８の高さより幾分低くなるまで、か
つ、第２のレジスト膜がほぼ除去されるまで第１及び第
２のレジスト膜をエッチングする。残った前記第１及び
第２のレジスト膜を除去し、前記隣接する導電層の間の
凹部の第２の絶縁膜を除く他の部分の第２の絶縁膜が除
去されるまでエッチングした後、上層全面に層間絶縁膜
を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にウェーハ上に形成された複数の配線層の
間に複数の層からなる平坦かつ信頼性の高い層間絶縁膜
を形成する技術に特徴を有する半導体装置の製造方法に
関する。
法に関し、特にウェーハ上に形成された複数の配線層の
間に複数の層からなる平坦かつ信頼性の高い層間絶縁膜
を形成する技術に特徴を有する半導体装置の製造方法に
関する。
【０００２】
【従来の技術】近年の半導体装置の高集積化に伴い、最
小デザインルールはますます微細化され、特に微細配線
構造を有する半導体装置の製造においては、平坦で信頼
の高い層間絶縁膜を形成する技術が求められている。そ
のため、隣接した近い位置に配線層を形成し、上層に層
間絶縁膜を形成する半導体装置の製造においては様々な
工夫がこれまでなされてきた。
小デザインルールはますます微細化され、特に微細配線
構造を有する半導体装置の製造においては、平坦で信頼
の高い層間絶縁膜を形成する技術が求められている。そ
のため、隣接した近い位置に配線層を形成し、上層に層
間絶縁膜を形成する半導体装置の製造においては様々な
工夫がこれまでなされてきた。
【０００３】例えば、０．３５μｍ以下の世代の半導体
装置の製造においては、アルミニウム等からなる配線層
間を埋める層間絶縁膜は、従来、次のようにして形成し
ていた。以下、従来の形成方法を図面により説明する。
装置の製造においては、アルミニウム等からなる配線層
間を埋める層間絶縁膜は、従来、次のようにして形成し
ていた。以下、従来の形成方法を図面により説明する。
【０００４】先ず、図４（ａ）に示すように、図示しな
い半導体回路等が形成された半導体基板２０１上に、酸
化シリコン膜等の絶縁膜２０２を形成したのち、窒化チ
タニウム等からなる密着層２０３を介して、アルミニウ
ム等からなる導電性膜２０４と該導電性膜２０４の上に
チタニウム等からなる反射防止膜２０５を積層して配線
層２０６を形成する。
い半導体回路等が形成された半導体基板２０１上に、酸
化シリコン膜等の絶縁膜２０２を形成したのち、窒化チ
タニウム等からなる密着層２０３を介して、アルミニウ
ム等からなる導電性膜２０４と該導電性膜２０４の上に
チタニウム等からなる反射防止膜２０５を積層して配線
層２０６を形成する。
【０００５】次いで、前記配線層２０６上に、例えば、
ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌａｎ
ｅ）を用いるプラズマＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ法）により、第１の
絶縁膜２０７を、例えば膜厚３００ｎｍで形成する。
ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌａｎ
ｅ）を用いるプラズマＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ法）により、第１の
絶縁膜２０７を、例えば膜厚３００ｎｍで形成する。
【０００６】さらに、前記第１の絶縁膜２０７上に、例
えば、オゾン−ＴＥＯＳガス系を用いた常圧ＣＶＤ法に
より酸化シリコン膜（Ｏ3 −ＴＥＯＳ ＮＳＧ膜＝第２
の絶縁膜２０８））を、例えば膜厚７００ｎｍで成膜す
る。
えば、オゾン−ＴＥＯＳガス系を用いた常圧ＣＶＤ法に
より酸化シリコン膜（Ｏ3 −ＴＥＯＳ ＮＳＧ膜＝第２
の絶縁膜２０８））を、例えば膜厚７００ｎｍで成膜す
る。
【０００７】次いで、図４（ｂ）に示すように、前記配
線層２０６間（左右）により形成される凹部を覆うよう
に、ＤＭＹ ＰＲ（ダミーフォトレジスト膜＝第１のレ
ジスト膜）２０９を、前記第２の絶縁膜２０８の上面の
高さよりも高くなるように、例えば膜厚８３０ｎｍで成
膜する。その後、前記第２の絶縁膜及び前記第１のレジ
スト膜２０９を覆うように通常のレジスト膜２１０を、
例えばスピンコート法により、膜厚３５０ｎｍで成膜す
る。ここで、ＤＭＹ ＰＲを成膜するのは、段差の大き
い配線層間にダミーのレジスト膜を成膜することによ
り、レジスト膜の上部段差をなるべく小さくして、平坦
化効果を高めるためである。
線層２０６間（左右）により形成される凹部を覆うよう
に、ＤＭＹ ＰＲ（ダミーフォトレジスト膜＝第１のレ
ジスト膜）２０９を、前記第２の絶縁膜２０８の上面の
高さよりも高くなるように、例えば膜厚８３０ｎｍで成
膜する。その後、前記第２の絶縁膜及び前記第１のレジ
スト膜２０９を覆うように通常のレジスト膜２１０を、
例えばスピンコート法により、膜厚３５０ｎｍで成膜す
る。ここで、ＤＭＹ ＰＲを成膜するのは、段差の大き
い配線層間にダミーのレジスト膜を成膜することによ
り、レジスト膜の上部段差をなるべく小さくして、平坦
化効果を高めるためである。
【０００８】次に、図５（ｃ）に示すように、レジスト
膜２０９，２１０を、前記第２の絶縁膜２０８の上面の
高さとほぼ同じ高さになるまでエッチングする。このと
きのエッチングは、例えば以下に示すエッチングの条件
で行なわれる。
膜２０９，２１０を、前記第２の絶縁膜２０８の上面の
高さとほぼ同じ高さになるまでエッチングする。このと
きのエッチングは、例えば以下に示すエッチングの条件
で行なわれる。
【０００９】（レジスト膜のエッチング条件） Ｏ2 流量：５０ｓｃｃｍ Ａｒ流量：７５ｓｃｃｍ 圧力 ：２２０ｍＴｏｒｒ ＲＦ 電力：１５０Ｗ
【００１０】続いて、残ったレジスト膜２０９、２１０
及び前記第２の絶縁膜２０８を、配線層上の前記第１の
絶縁膜の表面が現れるまでエッチングした後、残存する
レジスト膜を除去する。このときのエッチングは、例え
ば、以下に示すエッチング条件で行われる。
及び前記第２の絶縁膜２０８を、配線層上の前記第１の
絶縁膜の表面が現れるまでエッチングした後、残存する
レジスト膜を除去する。このときのエッチングは、例え
ば、以下に示すエッチング条件で行われる。
【００１１】（ＴＥＯＳ酸化膜及びレジスト膜のエッチ
ング条件） （ＴＥＯＳ酸化膜及びレジスト膜のエッチング選択比＝
１．４） ＣＨＦ3 流量：４０ｓｃｃｍ ＣＦ4 流量：６５ｓｃｃｍ Ａｒ流量：９００ｓｃｃｍ 圧力 ：２．３Ｔｏｒｒ ＲＦ 電力：９００Ｗ
ング条件） （ＴＥＯＳ酸化膜及びレジスト膜のエッチング選択比＝
１．４） ＣＨＦ3 流量：４０ｓｃｃｍ ＣＦ4 流量：６５ｓｃｃｍ Ａｒ流量：９００ｓｃｃｍ 圧力 ：２．３Ｔｏｒｒ ＲＦ 電力：９００Ｗ
【００１２】その後、図５（ｅ）に示すように、第２の
絶縁膜２０８上に、例えばＴＥＯＳガスを用いるプラズ
マＣＶＤ法等により、第３の絶縁膜２１１を形成する。
さらに、該第３の絶縁膜２１１上に、例えばオゾン−Ｔ
ＥＯＳガスを用いた常圧ＣＶＤ法により、酸化シリコン
膜（Ｏ3 −ＴＥＯＳ ＮＳＧ膜）からなる第４の絶縁膜
２１２を形成する。
絶縁膜２０８上に、例えばＴＥＯＳガスを用いるプラズ
マＣＶＤ法等により、第３の絶縁膜２１１を形成する。
さらに、該第３の絶縁膜２１１上に、例えばオゾン−Ｔ
ＥＯＳガスを用いた常圧ＣＶＤ法により、酸化シリコン
膜（Ｏ3 −ＴＥＯＳ ＮＳＧ膜）からなる第４の絶縁膜
２１２を形成する。
【００１３】以上の処理により、４層の絶縁膜からなる
層間絶縁膜の形成工程が終了する。その後は、該層間絶
縁膜上に図示しない第２の配線層（上層配線）を形成す
ること等により、所望の半導体装置を製造することがで
きる。
層間絶縁膜の形成工程が終了する。その後は、該層間絶
縁膜上に図示しない第２の配線層（上層配線）を形成す
ること等により、所望の半導体装置を製造することがで
きる。
【００１４】
【発明が解決しようとする課題】上記した方法は、段差
上に被覆した絶縁膜上に、（１）先ず段差の大きい配線
層間の凹部にダミーの第１のレジスト膜と、配線層上に
第２のレジスト膜の２種類のレジスト膜を成膜する、
（２）その後、レジスト膜を絶縁膜の高さまでエッチン
グしたのち、絶縁膜とレジスト膜とを、絶縁膜のエッチ
ング速度がレジスト膜のエッチング速度よりもやや大き
くなる条件で全面をエッチバックする、（３）さらに、
上層にプラズマＣＶＤ法により形成される酸化シリコン
膜とオゾン−ＴＥＯＳから形成される酸化シリコン膜と
を積層する、ことにより、ウェハー表面の平坦化効果を
向上させるものである。即ち、このような工夫により微
細な多層配線構造を有する信頼性の高い半導体装置を得
ようとする方法である。
上に被覆した絶縁膜上に、（１）先ず段差の大きい配線
層間の凹部にダミーの第１のレジスト膜と、配線層上に
第２のレジスト膜の２種類のレジスト膜を成膜する、
（２）その後、レジスト膜を絶縁膜の高さまでエッチン
グしたのち、絶縁膜とレジスト膜とを、絶縁膜のエッチ
ング速度がレジスト膜のエッチング速度よりもやや大き
くなる条件で全面をエッチバックする、（３）さらに、
上層にプラズマＣＶＤ法により形成される酸化シリコン
膜とオゾン−ＴＥＯＳから形成される酸化シリコン膜と
を積層する、ことにより、ウェハー表面の平坦化効果を
向上させるものである。即ち、このような工夫により微
細な多層配線構造を有する信頼性の高い半導体装置を得
ようとする方法である。
【００１５】しかしながら、０．３５μｍルール以下の
ような微細な配線構造を有する半導体デバイスの製造に
おいては、上記した方法によれば、前記エッチッバック
工程において、図５（ｄ）に示すように、第２の絶縁膜
２０８の先端部に尖ったツノ状の突起Ａが発生する場合
がある。さらに、図５（ｅ）に示すように、その上層に
形成する第３及び／又は第４の絶縁膜を成膜した場合
に、クラックＢが発生する原因となる。図６（ｂ）に、
従来の製造方法により半導体装置を製造した場合に、ク
ラックが発生した状態のＳＥＭ写真を示す。
ような微細な配線構造を有する半導体デバイスの製造に
おいては、上記した方法によれば、前記エッチッバック
工程において、図５（ｄ）に示すように、第２の絶縁膜
２０８の先端部に尖ったツノ状の突起Ａが発生する場合
がある。さらに、図５（ｅ）に示すように、その上層に
形成する第３及び／又は第４の絶縁膜を成膜した場合
に、クラックＢが発生する原因となる。図６（ｂ）に、
従来の製造方法により半導体装置を製造した場合に、ク
ラックが発生した状態のＳＥＭ写真を示す。
【００１６】このツノ状の突起Ａは、第２の絶縁膜２０
８上に形成するレジスト膜の高さと、エッチバック時に
おける第２の絶縁膜２０８とレジスト膜２０９，２１０
のエッチングの選択比の違い（即ち、レジスト膜のエッ
チング速度が、酸化シリコン膜のエッチング速度より若
干遅い）に起因して発生するものである。
８上に形成するレジスト膜の高さと、エッチバック時に
おける第２の絶縁膜２０８とレジスト膜２０９，２１０
のエッチングの選択比の違い（即ち、レジスト膜のエッ
チング速度が、酸化シリコン膜のエッチング速度より若
干遅い）に起因して発生するものである。
【００１７】そして、このツノ状突起Ａの存在により、
その上層に形成される第３及び第４の絶縁膜の段差部に
おける形状が急峻となり、上層絶縁膜のクラックＢの発
生原因となる。層間絶縁膜中にこのようなクラックが発
生することになれば、半導体製品として、形状欠陥、製
品の信頼性低下等が問題となる。
その上層に形成される第３及び第４の絶縁膜の段差部に
おける形状が急峻となり、上層絶縁膜のクラックＢの発
生原因となる。層間絶縁膜中にこのようなクラックが発
生することになれば、半導体製品として、形状欠陥、製
品の信頼性低下等が問題となる。
【００１８】本発明はかかる問題点を解決して、複数の
配線層等の導電層と複数の絶縁膜からなる絶縁膜を有す
る半導体装置の製造方法において、上層絶縁膜のクラッ
ク発生の原因となる下層絶縁膜にツノ状の突起の発生を
防止して、平坦な層間絶縁膜を形成する工程を有する半
導体装置の製造方法を提供することを目的とする。
配線層等の導電層と複数の絶縁膜からなる絶縁膜を有す
る半導体装置の製造方法において、上層絶縁膜のクラッ
ク発生の原因となる下層絶縁膜にツノ状の突起の発生を
防止して、平坦な層間絶縁膜を形成する工程を有する半
導体装置の製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】上記課題を解決すべく本
発明は、隣接した位置に形成された導電層の上に絶縁膜
を形成して半導体装置を製造する方法において、前記隣
接する導電層の上に第１の絶縁膜を形成する工程と、前
記第１の絶縁膜の上に第２の絶縁膜を形成する工程と、
前記隣接する導電層の間の凹部における前記第２の絶縁
膜の上に、前記第２の絶縁膜より高く第１のレジスト膜
を形成する工程と、第２の絶縁膜の上に第２のレジスト
膜を形成する工程と、前記第１のレジスト膜を、前記導
電層の上の前記第２の絶縁膜の高さより幾分低くなるま
で、かつ、前記第２のレジスト膜がほぼ除去されるまで
前記第１および第２のレジスト膜をエッチングする第１
のエッチング工程と、残った前記第１および第２のレジ
スト膜を除去し、前記隣接する導電層の間の凹部の前記
第２の絶縁膜を除く他の部分の前記第２の絶縁膜が除去
されるまでエッチングする第２のエッチング工程と、第
３の絶縁膜を全面に形成する工程とを有する半導体装置
の製造方法を提供する。
発明は、隣接した位置に形成された導電層の上に絶縁膜
を形成して半導体装置を製造する方法において、前記隣
接する導電層の上に第１の絶縁膜を形成する工程と、前
記第１の絶縁膜の上に第２の絶縁膜を形成する工程と、
前記隣接する導電層の間の凹部における前記第２の絶縁
膜の上に、前記第２の絶縁膜より高く第１のレジスト膜
を形成する工程と、第２の絶縁膜の上に第２のレジスト
膜を形成する工程と、前記第１のレジスト膜を、前記導
電層の上の前記第２の絶縁膜の高さより幾分低くなるま
で、かつ、前記第２のレジスト膜がほぼ除去されるまで
前記第１および第２のレジスト膜をエッチングする第１
のエッチング工程と、残った前記第１および第２のレジ
スト膜を除去し、前記隣接する導電層の間の凹部の前記
第２の絶縁膜を除く他の部分の前記第２の絶縁膜が除去
されるまでエッチングする第２のエッチング工程と、第
３の絶縁膜を全面に形成する工程とを有する半導体装置
の製造方法を提供する。
【００２０】本発明において、前記残った前記第１およ
び第２のレジスト膜を除去し、前記隣接する導電層の間
の凹部の前記第２の絶縁膜を除く他の部分の前記第２の
絶縁膜が除去されるまでエッチングする第２のエッチン
グ工程は、前記第１および第２のレジスト膜のエッチン
グレートが、前記第２の絶縁膜のエッチングレートと略
等しいか、前記レジスト膜のエッチングレートが前記第
２の絶縁膜のエッチングレートより高い条件で、前記第
１および第２のレジスト膜と前記第２の絶縁膜とを、前
記隣接する導電層の間の凹部の前記第２の絶縁膜を除く
他の部分の前記第２の絶縁膜が除去されるまでエッチン
グする工程であるのが好ましい。
び第２のレジスト膜を除去し、前記隣接する導電層の間
の凹部の前記第２の絶縁膜を除く他の部分の前記第２の
絶縁膜が除去されるまでエッチングする第２のエッチン
グ工程は、前記第１および第２のレジスト膜のエッチン
グレートが、前記第２の絶縁膜のエッチングレートと略
等しいか、前記レジスト膜のエッチングレートが前記第
２の絶縁膜のエッチングレートより高い条件で、前記第
１および第２のレジスト膜と前記第２の絶縁膜とを、前
記隣接する導電層の間の凹部の前記第２の絶縁膜を除く
他の部分の前記第２の絶縁膜が除去されるまでエッチン
グする工程であるのが好ましい。
【００２１】本発明において、前記導電層とは、例えば
配線層、電極等であるが、好ましくは、アルミニウム、
アルミニウム合金、銅、銅合金、タングステン、タング
ステン合金またはこれらの組み合わせからなる配線層で
ある。
配線層、電極等であるが、好ましくは、アルミニウム、
アルミニウム合金、銅、銅合金、タングステン、タング
ステン合金またはこれらの組み合わせからなる配線層で
ある。
【００２２】前記導電層は、半導体回路が形成された半
導体基板上に、絶縁膜を介して、導電性物質をＣＶＤ
法、蒸着法、スパッタリング法等により堆積させたの
ち、レジスト膜を全面に成膜し、配線層等の導電層形成
のための所定のパターニングを行い、レジスト膜をマス
クにしたエッチングにより形成することができる。
導体基板上に、絶縁膜を介して、導電性物質をＣＶＤ
法、蒸着法、スパッタリング法等により堆積させたの
ち、レジスト膜を全面に成膜し、配線層等の導電層形成
のための所定のパターニングを行い、レジスト膜をマス
クにしたエッチングにより形成することができる。
【００２３】また、前記導電層は、アルミニウム、アル
ミニウム合金、銅、銅合金、タングステン、タングステ
ン合金またはこれらの組み合わせからなる導電膜と、前
記導電膜の上に反射防止膜を有する配線層等の導電層で
あるのも好ましい。該反射防止膜は、パターニングの精
度を向上させるために設けられるものであり、例えばＴ
ｉＮからなる膜をスパッタリング法、ＣＶＤ法、蒸着法
等により形成することができる。
ミニウム合金、銅、銅合金、タングステン、タングステ
ン合金またはこれらの組み合わせからなる導電膜と、前
記導電膜の上に反射防止膜を有する配線層等の導電層で
あるのも好ましい。該反射防止膜は、パターニングの精
度を向上させるために設けられるものであり、例えばＴ
ｉＮからなる膜をスパッタリング法、ＣＶＤ法、蒸着法
等により形成することができる。
【００２４】さらに、前記導電層は、半導体回路が形成
された半導体基板上の絶縁膜上に密着層を介して形成さ
れるのも好ましい。密着層は、アルミニウム等の導電性
物質と酸化シリコン等の絶縁膜を構成する物質とが反応
して合金化するのを防止するために形成されるものであ
る。
された半導体基板上の絶縁膜上に密着層を介して形成さ
れるのも好ましい。密着層は、アルミニウム等の導電性
物質と酸化シリコン等の絶縁膜を構成する物質とが反応
して合金化するのを防止するために形成されるものであ
る。
【００２５】本発明においては、前記第１及び第２の絶
縁膜を形成する工程は、オゾンガス−ＴＥＯＳを用いる
常圧ＣＶＤ法により、酸化シリコン膜を膜厚５００〜１
０００ｎｍで形成する工程であるのがより好ましい。
縁膜を形成する工程は、オゾンガス−ＴＥＯＳを用いる
常圧ＣＶＤ法により、酸化シリコン膜を膜厚５００〜１
０００ｎｍで形成する工程であるのがより好ましい。
【００２６】前記第１及び第２の絶縁膜を形成する工程
は、より好ましくは、ＴＥＯＳを用いるプラズマＣＶＤ
法により、膜厚２００〜５００ｎｍの第１の酸化シリコ
ン膜を形成する工程と、オゾンガスとＴＥＯＳを用いる
常圧ＣＶＤ法により、膜厚５００〜１０００ｎｍの第２
の酸化シリコン膜を形成する工程からなる。
は、より好ましくは、ＴＥＯＳを用いるプラズマＣＶＤ
法により、膜厚２００〜５００ｎｍの第１の酸化シリコ
ン膜を形成する工程と、オゾンガスとＴＥＯＳを用いる
常圧ＣＶＤ法により、膜厚５００〜１０００ｎｍの第２
の酸化シリコン膜を形成する工程からなる。
【００２７】上記オゾンガスとＴＥＯＳを用いる常圧Ｃ
ＶＤ法は成膜速度が遅く、配線間の凹部のような溝部の
埋め込み被覆性に優れている。一方、プラズマＣＶＤ法
は、減圧下で行うため、ガス濃度が広い範囲で均一にな
り、均一な膜厚の絶縁膜を成膜することができる。従っ
て、配線層との境界部はプラズマＣＶＤ法により均一な
膜厚の酸化シリコン膜で成膜し、その上部をオゾン−Ｔ
ＥＯＳを用いる常圧ＣＶＤ法により酸化シリコン膜を成
膜することにより、より層間絶縁膜の平坦化効果を高め
ることができる。
ＶＤ法は成膜速度が遅く、配線間の凹部のような溝部の
埋め込み被覆性に優れている。一方、プラズマＣＶＤ法
は、減圧下で行うため、ガス濃度が広い範囲で均一にな
り、均一な膜厚の絶縁膜を成膜することができる。従っ
て、配線層との境界部はプラズマＣＶＤ法により均一な
膜厚の酸化シリコン膜で成膜し、その上部をオゾン−Ｔ
ＥＯＳを用いる常圧ＣＶＤ法により酸化シリコン膜を成
膜することにより、より層間絶縁膜の平坦化効果を高め
ることができる。
【００２８】本発明において、前記隣接する導電層の間
の凹部における前記第２の絶縁膜の上に、前記第２の絶
縁膜より高く第１のレジスト膜を形成する工程は、前記
隣接する導電層の間の凹部における前記第２の絶縁膜の
上に、前記第２の絶縁膜より高くダミーのレジスト膜
を、例えば、スピンコート法等により、膜厚０．５〜１
μｍで成膜する工程である。前記ダミーのレジスト膜は
隣接する導電層間の凹部に形成するのがより好ましい。
これは、導電層の存在による基板表面の段差の影響をな
るべくなくすことによって、被覆段差の少ないレジスト
膜を成膜するためである。
の凹部における前記第２の絶縁膜の上に、前記第２の絶
縁膜より高く第１のレジスト膜を形成する工程は、前記
隣接する導電層の間の凹部における前記第２の絶縁膜の
上に、前記第２の絶縁膜より高くダミーのレジスト膜
を、例えば、スピンコート法等により、膜厚０．５〜１
μｍで成膜する工程である。前記ダミーのレジスト膜は
隣接する導電層間の凹部に形成するのがより好ましい。
これは、導電層の存在による基板表面の段差の影響をな
るべくなくすことによって、被覆段差の少ないレジスト
膜を成膜するためである。
【００２９】また、前記第１のレジスト膜の高さと同程
度まで、前記第１のレジスト膜および前記第２の絶縁膜
の上に第２のレジスト膜を形成する工程は、全面に第２
のレジスト膜を、例えばスピンコート法により、膜厚
０．２〜０．５μｍで成膜するのが好ましい。
度まで、前記第１のレジスト膜および前記第２の絶縁膜
の上に第２のレジスト膜を形成する工程は、全面に第２
のレジスト膜を、例えばスピンコート法により、膜厚
０．２〜０．５μｍで成膜するのが好ましい。
【００３０】本発明において、前記第１のレジスト膜を
前記導電層の上の前記第２の絶縁膜の高さより幾分低く
なるまで、かつ、前記第２のレジスト膜がほぼ除去され
るまで前記第１および第２のレジスト膜をエッチングす
る第１のエッチング工程は、例えば、アルゴン等の不活
性ガスで希釈した酸素ガスをエッチングガスとして用
い、１００〜５００ｍＴｏｒｒ程度の圧力下でエッチン
グを行なう工程である。好ましいエッチング条件の具体
例を以下に示す。
前記導電層の上の前記第２の絶縁膜の高さより幾分低く
なるまで、かつ、前記第２のレジスト膜がほぼ除去され
るまで前記第１および第２のレジスト膜をエッチングす
る第１のエッチング工程は、例えば、アルゴン等の不活
性ガスで希釈した酸素ガスをエッチングガスとして用
い、１００〜５００ｍＴｏｒｒ程度の圧力下でエッチン
グを行なう工程である。好ましいエッチング条件の具体
例を以下に示す。
【００３１】レジスト膜のエッチング条件： Ｏ2 流量：５０ｓｃｃｍ Ａｒ流量：７５ｓｃｃｍ 圧力 ：２２０ｍＴｏｒｒ ＲＦ 電力：１５０Ｗ
【００３２】本発明は、第１のレジスト膜を前記導電層
の上の前記第２の絶縁膜の高さより幾分低くなるまで、
かつ、前記第２のレジスト膜がほぼ除去されるまで前記
第１および第２のレジスト膜をオーバーエッチングする
工程を有することを特徴とする。オーバーエッチングす
る量は、配線層等の導電層の高さ、導電層間の距離等に
より決定されるものであるが、オーバーエッチング量
は、エッチングの時間を調節することにより定めること
ができる。
の上の前記第２の絶縁膜の高さより幾分低くなるまで、
かつ、前記第２のレジスト膜がほぼ除去されるまで前記
第１および第２のレジスト膜をオーバーエッチングする
工程を有することを特徴とする。オーバーエッチングす
る量は、配線層等の導電層の高さ、導電層間の距離等に
より決定されるものであるが、オーバーエッチング量
は、エッチングの時間を調節することにより定めること
ができる。
【００３３】次の残った前記第１及び第２のレジスト膜
を除去し、前記隣接する導電層の間の凹部の前記第２の
絶縁膜を除く他の部分の前記第２の絶縁膜が除去される
までエッチングする第２のエッチング工程は、前記第１
および第２のレジスト膜のエッチングレートが、前記第
２の絶縁膜のエッチングレートと略等しいか、前記レジ
スト膜のエッチングレートが前記第２の絶縁膜のエッチ
ングレートより高い条件で、前記第１および第２のレジ
スト膜と前記第２の絶縁膜とを、前記隣接する導電層の
間の凹部の前記第２の絶縁膜を除く他の部分の前記第２
の絶縁膜が除去されるまでエッチングする工程を有する
のが好ましい。
を除去し、前記隣接する導電層の間の凹部の前記第２の
絶縁膜を除く他の部分の前記第２の絶縁膜が除去される
までエッチングする第２のエッチング工程は、前記第１
および第２のレジスト膜のエッチングレートが、前記第
２の絶縁膜のエッチングレートと略等しいか、前記レジ
スト膜のエッチングレートが前記第２の絶縁膜のエッチ
ングレートより高い条件で、前記第１および第２のレジ
スト膜と前記第２の絶縁膜とを、前記隣接する導電層の
間の凹部の前記第２の絶縁膜を除く他の部分の前記第２
の絶縁膜が除去されるまでエッチングする工程を有する
のが好ましい。
【００３４】この工程は、より好ましくは前記第２の絶
縁膜のエッチングレートと前記レジスト膜のエッチング
レートとの比が、０．７〜１．０となるエッチング条件
で、前記レジスト膜および前記第２の絶縁膜をエッチン
グする工程である。
縁膜のエッチングレートと前記レジスト膜のエッチング
レートとの比が、０．７〜１．０となるエッチング条件
で、前記レジスト膜および前記第２の絶縁膜をエッチン
グする工程である。
【００３５】例えば、アルゴン等の不活性ガスで希釈し
たＣＨＦ3 −ＣＦ4 混合ガスをエッチングガスとして用
い、１〜５Ｔｏｒｒ程度の圧力下で前記第１および第２
のレジスト膜と前記第２の絶縁膜をエッチングすること
ができる。
たＣＨＦ3 −ＣＦ4 混合ガスをエッチングガスとして用
い、１〜５Ｔｏｒｒ程度の圧力下で前記第１および第２
のレジスト膜と前記第２の絶縁膜をエッチングすること
ができる。
【００３６】一般的には、ＣＨＦ3 −ＣＦ4 混合ガスを
エッチングガスとして用る場合においては、ＣＨＦ3 の
混合割合を低くした方がレジスト膜のエッチングレート
がＴＥＯＳ酸化膜のエッチングレートより高くなる傾向
がある。また、この選択比は、エッチング時のＲＦ電力
（ＲＦ Ｐｏｗｅｒ）にも依存している。
エッチングガスとして用る場合においては、ＣＨＦ3 の
混合割合を低くした方がレジスト膜のエッチングレート
がＴＥＯＳ酸化膜のエッチングレートより高くなる傾向
がある。また、この選択比は、エッチング時のＲＦ電力
（ＲＦ Ｐｏｗｅｒ）にも依存している。
【００３７】より具体的には、例えば、以下に示すよう
なエッチング条件が挙げられる。 （エッチング条件１） ＴＥＯＳ及びレジスト膜のエッチング（選択比＝１．
０）： ＣＨＦ3 流量：１５ｓｃｃｍ ＣＦ4 流量：９０ｓｃｃｍ Ａｒ流量：９００ｓｃｃｍ 圧力 ：２．３Ｔｏｒｒ ＲＦ 電力：６００Ｗ
なエッチング条件が挙げられる。 （エッチング条件１） ＴＥＯＳ及びレジスト膜のエッチング（選択比＝１．
０）： ＣＨＦ3 流量：１５ｓｃｃｍ ＣＦ4 流量：９０ｓｃｃｍ Ａｒ流量：９００ｓｃｃｍ 圧力 ：２．３Ｔｏｒｒ ＲＦ 電力：６００Ｗ
【００３８】（エッチング条件２） ＴＥＯＳ及びレジスト膜のエッチング（選択比＝０．８
６）： ＣＨＦ3 流量：１５ｓｃｃｍ ＣＦ4 流量：９０ｓｃｃｍ Ａｒ流量：９００ｓｃｃｍ 圧力 ：２．３Ｔｏｒｒ ＲＦ 電力：７５０Ｗ
６）： ＣＨＦ3 流量：１５ｓｃｃｍ ＣＦ4 流量：９０ｓｃｃｍ Ａｒ流量：９００ｓｃｃｍ 圧力 ：２．３Ｔｏｒｒ ＲＦ 電力：７５０Ｗ
【００３９】このようなエッチング条件を選択すること
により、従来問題とされてきたツノ状突起（前掲図５
（ｄ）参照）の生成を効果的に防止することが可能とな
る。
により、従来問題とされてきたツノ状突起（前掲図５
（ｄ）参照）の生成を効果的に防止することが可能とな
る。
【００４０】また、本発明においては、さらに上層全面
に第３の絶縁膜を形成する工程を有するのが好ましい。
この第３の絶縁膜は、例えば、オゾン−ＴＥＯＳ、オゾ
ン−ＴＥＯＳ−ＰＨ3 、オゾン−ＴＥＯＳ−ＰＨ3 −Ｂ
2 Ｈ6 系の混合ガスを用いる常圧ＣＶＤ法あるいはプラ
ズマＣＶＤ法により、例えば、膜厚５００〜１０００ｎ
ｍで成膜することができる。
に第３の絶縁膜を形成する工程を有するのが好ましい。
この第３の絶縁膜は、例えば、オゾン−ＴＥＯＳ、オゾ
ン−ＴＥＯＳ−ＰＨ3 、オゾン−ＴＥＯＳ−ＰＨ3 −Ｂ
2 Ｈ6 系の混合ガスを用いる常圧ＣＶＤ法あるいはプラ
ズマＣＶＤ法により、例えば、膜厚５００〜１０００ｎ
ｍで成膜することができる。
【００４１】さらに本発明においては、前記第３の絶縁
膜を形成した後、加熱処理を施すことにより、より平坦
な層間絶縁膜を形成することも好ましい。
膜を形成した後、加熱処理を施すことにより、より平坦
な層間絶縁膜を形成することも好ましい。
【００４２】なお、前記第３の絶縁膜は、複数の積層
膜、例えばＴＥＯＳを用いるプラズマＣＶＤ法により酸
化シリコン膜を膜厚３００〜５００ｎｍで形成し、さら
に、その上層にオゾン−ＴＥＯＳを用いる常圧ＣＶＤ法
により酸化シリコン膜を膜厚５００〜９００ｎｍで形成
することもできる。
膜、例えばＴＥＯＳを用いるプラズマＣＶＤ法により酸
化シリコン膜を膜厚３００〜５００ｎｍで形成し、さら
に、その上層にオゾン−ＴＥＯＳを用いる常圧ＣＶＤ法
により酸化シリコン膜を膜厚５００〜９００ｎｍで形成
することもできる。
【００４３】以上の処理により、表面が平坦、かつクラ
ックの発生のない信頼性の高い層間絶縁膜を形成するこ
とができる。
ックの発生のない信頼性の高い層間絶縁膜を形成するこ
とができる。
【００４４】本発明の半導体装置の製造方法は、隣接す
る導電層を有し、上層に多層からなる絶縁膜を形成する
工程において、第２の絶縁膜を形成した後、隣接する導
電層間の凹部に第１のダミーのレジスト膜を成膜し、さ
らに前記導電層の上部に第１のダミーのレジスト膜とほ
ぼ同じ高さになるように、第２のレジスト膜を成膜し、
全面を２段階でエッチングすることにより基板表面を平
坦化する工程に特徴を有する。
る導電層を有し、上層に多層からなる絶縁膜を形成する
工程において、第２の絶縁膜を形成した後、隣接する導
電層間の凹部に第１のダミーのレジスト膜を成膜し、さ
らに前記導電層の上部に第１のダミーのレジスト膜とほ
ぼ同じ高さになるように、第２のレジスト膜を成膜し、
全面を２段階でエッチングすることにより基板表面を平
坦化する工程に特徴を有する。
【００４５】即ち、第１のレジスト膜の上面の高さが導
電層の上の第２の絶縁膜の上面の高さよりも低くなるよ
うにレジスト膜のみをエッチングし（第１のエッチング
工程）、次いで、第１及び第２のレジスト膜のエッチン
グレートを、第２の絶縁膜のエッチングレートと略等し
いか第２の絶縁膜のエッチングレートよりも早くなるよ
うなエッチング条件で第１、第２のレジスト膜及び第２
の絶縁膜をエッチングするものである。
電層の上の第２の絶縁膜の上面の高さよりも低くなるよ
うにレジスト膜のみをエッチングし（第１のエッチング
工程）、次いで、第１及び第２のレジスト膜のエッチン
グレートを、第２の絶縁膜のエッチングレートと略等し
いか第２の絶縁膜のエッチングレートよりも早くなるよ
うなエッチング条件で第１、第２のレジスト膜及び第２
の絶縁膜をエッチングするものである。
【００４６】以上の処理を施すことにより、従来問題と
なっていたエッチバックの際に第２の絶縁膜の先端部に
おけるツノ状突起の生成を効果的に抑制して、ツノ状突
起に起因する上層絶縁膜にクラックの発生を防止するこ
とが可能となる。
なっていたエッチバックの際に第２の絶縁膜の先端部に
おけるツノ状突起の生成を効果的に抑制して、ツノ状突
起に起因する上層絶縁膜にクラックの発生を防止するこ
とが可能となる。
【００４７】従って、本発明の半導体装置の製造方法に
よれば、形状欠陥のない平坦な層間絶縁膜の形成を行う
ことができ、歩留りよく信頼性が極めて高い微細導電層
構造の半導体装置を製造することができる。
よれば、形状欠陥のない平坦な層間絶縁膜の形成を行う
ことができ、歩留りよく信頼性が極めて高い微細導電層
構造の半導体装置を製造することができる。
【００４８】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法を実施の形態により更に詳細に説明する。図３
（ｆ）に示すのは、図示しない半導体回路が形成された
半導体基板１０１上に、絶縁層１０２及び密着層１０３
を介して、導電膜１０４とその上層に反射防止膜１０５
とからなる配線層１０６が形成され、さらに上層に第１
の絶縁膜１０７、第２の絶縁膜１０８、第３の絶縁膜１
１１および第４の絶縁膜１１２が順次積層された構造の
半導体装置の断面図である。
方法を実施の形態により更に詳細に説明する。図３
（ｆ）に示すのは、図示しない半導体回路が形成された
半導体基板１０１上に、絶縁層１０２及び密着層１０３
を介して、導電膜１０４とその上層に反射防止膜１０５
とからなる配線層１０６が形成され、さらに上層に第１
の絶縁膜１０７、第２の絶縁膜１０８、第３の絶縁膜１
１１および第４の絶縁膜１１２が順次積層された構造の
半導体装置の断面図である。
【００４９】以下、図３（ｆ）に至るまでの製造工程を
詳細に説明する。先ず、図１（ａ）に示すように、図示
しない半導体回路が形成された半導体基板１０１上に、
酸化シリコン膜等の絶縁膜１０２を、例えば、ＴＥＯＳ
を用いるＣＶＤ法により成膜する。次いで、予め、窒化
チタニウム（ＴｉＮ）等の密着メタルからなる密着層１
０３を形成したのち、アルミニウム等の配線材料をスパ
ッタリング法、蒸着法、ＣＶＤ法等により全面に堆積さ
せる。さらに、その上層にチタニウム等からなる反射防
止膜１０５を形成する。密着層１０３は、配線材料と下
層の絶縁膜材料とが合金化するのを防止するために好ま
しく設けられる。また、反射防止膜は、後のレジストを
用いるパターニングの精度を向上させるために設けられ
る。
詳細に説明する。先ず、図１（ａ）に示すように、図示
しない半導体回路が形成された半導体基板１０１上に、
酸化シリコン膜等の絶縁膜１０２を、例えば、ＴＥＯＳ
を用いるＣＶＤ法により成膜する。次いで、予め、窒化
チタニウム（ＴｉＮ）等の密着メタルからなる密着層１
０３を形成したのち、アルミニウム等の配線材料をスパ
ッタリング法、蒸着法、ＣＶＤ法等により全面に堆積さ
せる。さらに、その上層にチタニウム等からなる反射防
止膜１０５を形成する。密着層１０３は、配線材料と下
層の絶縁膜材料とが合金化するのを防止するために好ま
しく設けられる。また、反射防止膜は、後のレジストを
用いるパターニングの精度を向上させるために設けられ
る。
【００５０】その後、図示しないレジスト膜を成膜した
後、配線層形成のための所定のパターニングを行い、フ
ォトエッチングの技術により配線層１０６を形成する。
後、配線層形成のための所定のパターニングを行い、フ
ォトエッチングの技術により配線層１０６を形成する。
【００５１】次いで、図１（ｂ）に示すように、第１の
絶縁膜１０７を成膜する。第１の絶縁膜１０７は、例え
ば、ＴＥＯＳを用いるプラズマＣＶＤ法により、膜厚３
００ｎｍで成膜する。続いて、第２の絶縁膜１０８を、
例えば、オゾン−ＴＥＯＳを用いる常圧ＣＶＤ法によ
り、膜厚７００ｎｍで全面に成膜する。
絶縁膜１０７を成膜する。第１の絶縁膜１０７は、例え
ば、ＴＥＯＳを用いるプラズマＣＶＤ法により、膜厚３
００ｎｍで成膜する。続いて、第２の絶縁膜１０８を、
例えば、オゾン−ＴＥＯＳを用いる常圧ＣＶＤ法によ
り、膜厚７００ｎｍで全面に成膜する。
【００５２】次に、図２（ｃ）に示すように、２つの配
線層１０６間の基板表面が凹部の部分に、第１のレジス
ト膜（ＤＭＹ−ＰＲ）１０９を、例えば膜厚８３０ｎｍ
で成膜する。次いで、全面に第２のレジスト膜１１０
を、例えば膜厚３５０ｎｍ（前記第２の絶縁膜上の厚
さ）で、スピンコート法により成膜する。このとき、Ｄ
ＭＹ−ＰＲ１０９を成膜するのは、段差の大きい２つの
配線層間にダミーレジスト膜を成膜することにより、レ
ジスト膜を上部段差をなるべく小さくして、平坦化効果
をより高めるためである。
線層１０６間の基板表面が凹部の部分に、第１のレジス
ト膜（ＤＭＹ−ＰＲ）１０９を、例えば膜厚８３０ｎｍ
で成膜する。次いで、全面に第２のレジスト膜１１０
を、例えば膜厚３５０ｎｍ（前記第２の絶縁膜上の厚
さ）で、スピンコート法により成膜する。このとき、Ｄ
ＭＹ−ＰＲ１０９を成膜するのは、段差の大きい２つの
配線層間にダミーレジスト膜を成膜することにより、レ
ジスト膜を上部段差をなるべく小さくして、平坦化効果
をより高めるためである。
【００５３】次いで、図２（ｄ）に示すように、全面を
フォトエッチングにより、先ずレジスト膜１０９，１１
０のみをレジスト膜の上面の高さが第２の絶縁膜の上面
の高さよりも低くなるまで、例えば、酸素ガスをエッチ
ングガスとして用いてエッチングする。
フォトエッチングにより、先ずレジスト膜１０９，１１
０のみをレジスト膜の上面の高さが第２の絶縁膜の上面
の高さよりも低くなるまで、例えば、酸素ガスをエッチ
ングガスとして用いてエッチングする。
【００５４】このエッチングは、例えば、以下のような
条件で行うことができる。 （レジスト膜のエッチング） Ｏ2 流量：５０ｓｃｃｍ Ａｒ流量：７５ｓｃｃｍ 圧力 ：２２０ｍＴｏｒｒ ＲＦ 電力：１５０Ｗ
条件で行うことができる。 （レジスト膜のエッチング） Ｏ2 流量：５０ｓｃｃｍ Ａｒ流量：７５ｓｃｃｍ 圧力 ：２２０ｍＴｏｒｒ ＲＦ 電力：１５０Ｗ
【００５５】この場合、第１段階のレジスト膜のエッチ
バックは、従来４０５ｎｍ程度であるが、本実施形態で
は、６０５ｎｍ程度まで行っている（即ち、従来に比し
て、２００ｎｍ程度余分にオーバーエッチングしてい
る。）。
バックは、従来４０５ｎｍ程度であるが、本実施形態で
は、６０５ｎｍ程度まで行っている（即ち、従来に比し
て、２００ｎｍ程度余分にオーバーエッチングしてい
る。）。
【００５６】その後、レジスト膜１０９，１１０及び第
２の絶縁膜１０８をエッチングする。この時のエッチン
グは、レジスト膜のエッチングレートが第２の絶縁膜の
エッチングレートと略等しいか、第２の絶縁膜のエッチ
ングレートよりも高くなるような条件で行う。具体的に
は、レジスト膜のエッチング速度が絶縁膜のエッチング
速度と等しいかより早くなる条件、例えば、第２の絶縁
膜のエッチングレートとレジスト膜のエッチングレート
との比（選択比）は、０．７〜１．０程度で行う必要が
ある。
２の絶縁膜１０８をエッチングする。この時のエッチン
グは、レジスト膜のエッチングレートが第２の絶縁膜の
エッチングレートと略等しいか、第２の絶縁膜のエッチ
ングレートよりも高くなるような条件で行う。具体的に
は、レジスト膜のエッチング速度が絶縁膜のエッチング
速度と等しいかより早くなる条件、例えば、第２の絶縁
膜のエッチングレートとレジスト膜のエッチングレート
との比（選択比）は、０．７〜１．０程度で行う必要が
ある。
【００５７】（ＴＥＯＳ及びレジスト膜のエッチング条
件：選択比＝０．８６） ＣＨＦ3 流量：１５ｓｃｃｍ ＣＦ4 流量：９０ｓｃｃｍ Ａｒ流量：９００ｓｃｃｍ 圧力 ：２．３Ｔｏｒｒ ＲＦ 電力：７５０Ｗ
件：選択比＝０．８６） ＣＨＦ3 流量：１５ｓｃｃｍ ＣＦ4 流量：９０ｓｃｃｍ Ａｒ流量：９００ｓｃｃｍ 圧力 ：２．３Ｔｏｒｒ ＲＦ 電力：７５０Ｗ
【００５８】以上のようにして、図３（ｅ）に示す状態
断面図を得る。本実施形態においては、第２の絶縁膜１
０８の先端部には、従来の製造工程を示す前掲図５
（ｄ）に示すようなツノ状突起の生成は殆どみられな
い。
断面図を得る。本実施形態においては、第２の絶縁膜１
０８の先端部には、従来の製造工程を示す前掲図５
（ｄ）に示すようなツノ状突起の生成は殆どみられな
い。
【００５９】さらに、図３（ｆ）に示すように、第１の
酸化シリコン膜と第２の酸化シリコン系膜（ＢＰＳＧ
膜）の積層体からなる第３の絶縁膜を形成する。即ち、
例えば、ＴＥＯＳを用いるプラズマＣＶＤ法により、膜
厚４００ｎｍで全面に第１の酸化シリコン系膜１１１を
成膜し、次いで、第２の酸化シリコン系膜１１２を、例
えば、オゾン−ＴＥＯＳを用いる常圧ＣＶＤ法により、
膜厚７００ｎｍで酸化シリコン膜（Ｏ3 −ＴＥＯＳ Ｎ
ＳＧ膜）を成膜する。
酸化シリコン膜と第２の酸化シリコン系膜（ＢＰＳＧ
膜）の積層体からなる第３の絶縁膜を形成する。即ち、
例えば、ＴＥＯＳを用いるプラズマＣＶＤ法により、膜
厚４００ｎｍで全面に第１の酸化シリコン系膜１１１を
成膜し、次いで、第２の酸化シリコン系膜１１２を、例
えば、オゾン−ＴＥＯＳを用いる常圧ＣＶＤ法により、
膜厚７００ｎｍで酸化シリコン膜（Ｏ3 −ＴＥＯＳ Ｎ
ＳＧ膜）を成膜する。
【００６０】なお、以上のようにして得られた層間絶縁
膜上に、さらに上層の配線層も同様にして形成すること
もできる。
膜上に、さらに上層の配線層も同様にして形成すること
もできる。
【００６１】以上のようにして得られる半導体装置の構
造断面ＳＥＭ写真を、図６（ａ）に示す。この写真より
明らかなように、上記第３の絶縁膜の成膜工程におい
て、従来の製造方法による図６（ｂ）に示すようなクラ
ックの発生はまったくみられない。
造断面ＳＥＭ写真を、図６（ａ）に示す。この写真より
明らかなように、上記第３の絶縁膜の成膜工程におい
て、従来の製造方法による図６（ｂ）に示すようなクラ
ックの発生はまったくみられない。
【００６２】従って、本実施形態によれば、形状欠陥の
ない層間絶縁膜を形成することができ、歩留りよく信頼
性の高い半導体装置を製造することができる。
ない層間絶縁膜を形成することができ、歩留りよく信頼
性の高い半導体装置を製造することができる。
【００６３】以上、本発明を発明の実施形態により詳細
に説明したが、本発明はこれに限定されるものでなく、
本発明の主旨を逸脱しない範囲で、自由に変更使用が可
能である。例えば、多層からなる層間絶縁膜を有する半
導体装置、例えば、ＤＲＡＭ，ＳＲＡＭ，マスクＲＯ
Ｍ，ＥＰＲＯＭなどの半導体装置、特に、０．３５μｍ
ルール以下の微細で多層配線構造を有する半導体装置の
製造に好適に適用することができる。
に説明したが、本発明はこれに限定されるものでなく、
本発明の主旨を逸脱しない範囲で、自由に変更使用が可
能である。例えば、多層からなる層間絶縁膜を有する半
導体装置、例えば、ＤＲＡＭ，ＳＲＡＭ，マスクＲＯ
Ｍ，ＥＰＲＯＭなどの半導体装置、特に、０．３５μｍ
ルール以下の微細で多層配線構造を有する半導体装置の
製造に好適に適用することができる。
【００６４】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、従来問題となっていたエッチバックの際に第２の絶
縁膜の先端部における”ツノ”の発生を効果的に抑制で
き、上層絶縁膜にクラックが生じるのを防止することが
できる。
ば、従来問題となっていたエッチバックの際に第２の絶
縁膜の先端部における”ツノ”の発生を効果的に抑制で
き、上層絶縁膜にクラックが生じるのを防止することが
できる。
【００６５】従って、形状欠陥のない信頼性の高い均一
な膜質の層間絶縁膜を形成することができ、歩留りよ
く、信頼性の高い微細構造の半導体装置を製造すること
ができる。
な膜質の層間絶縁膜を形成することができ、歩留りよ
く、信頼性の高い微細構造の半導体装置を製造すること
ができる。
【図１】図１は、本発明の製造方法を説明する主要工程
断面図である。
断面図である。
【図２】図２は、本発明の製造方法を説明する主要工程
断面図である。
断面図である。
【図３】図３は、本発明の製造方法を説明する主要工程
断面図である。
断面図である。
【図４】図４は、従来の製造方法を説明する主要工程断
面図である。
面図である。
【図５】図５は、従来の製造方法を説明する主要工程断
面図である。
面図である。
【図６】図６は、本発明及び従来の製造方法により製造
された半導体装置の構造断面ＳＥＭ写真である。（ａ）
は、本発明の製造方法により製造された半導体装置の断
面写真であり、（ｂ）は、従来の製造方法により製造さ
れた半導体装置の断面写真である。
された半導体装置の構造断面ＳＥＭ写真である。（ａ）
は、本発明の製造方法により製造された半導体装置の断
面写真であり、（ｂ）は、従来の製造方法により製造さ
れた半導体装置の断面写真である。
１０１，２０１…半導体回路が形成された半導体基板、
１０２，２０２…絶縁膜、１０３，２０３…密着層、１
０４，１０４…導電膜、１０５，２０５…反射防止膜、
１０６，２０６…導電層、１０７，２０７…第１の絶縁
膜、１０８，２０８…第２の絶縁膜、１０９，２０９…
第１のレジスト膜（ダミーフォトレジスト膜）、１１
０，２１０…第２のレジスト膜、１１１…第１の酸化シ
リコン系膜、１１２…第２の酸化シリコン系膜、２１１
…第３の絶縁膜、２１２…第４の絶縁膜、Ａ…ツノ状の
突起、Ｂ…クラック
１０２，２０２…絶縁膜、１０３，２０３…密着層、１
０４，１０４…導電膜、１０５，２０５…反射防止膜、
１０６，２０６…導電層、１０７，２０７…第１の絶縁
膜、１０８，２０８…第２の絶縁膜、１０９，２０９…
第１のレジスト膜（ダミーフォトレジスト膜）、１１
０，２１０…第２のレジスト膜、１１１…第１の酸化シ
リコン系膜、１１２…第２の酸化シリコン系膜、２１１
…第３の絶縁膜、２１２…第４の絶縁膜、Ａ…ツノ状の
突起、Ｂ…クラック
Claims (6)
- 【請求項１】隣接した位置に形成された導電層の上に絶
縁膜を形成して半導体装置を製造する方法において、 前記隣接する導電層の上に第１の絶縁膜を形成する工程
と、 前記第１の絶縁膜の上に第２の絶縁膜を形成する工程
と、 前記隣接する導電層の間の凹部における前記第２の絶縁
膜の上に、前記第２の絶縁膜より高く第１のレジスト膜
を形成する工程と、 前記第１のレジスト膜の高さと同程度まで、前記第１の
レジスト膜および前記第２の絶縁膜の上に第２のレジス
ト膜を形成する工程と、 前記第１のレジスト膜を、前記導電層の上の前記第２の
絶縁膜の高さより幾分低くなるまで、かつ、前記第２の
レジスト膜がほぼ除去されるまで前記第１および第２の
レジスト膜をエッチングする第１のエッチング工程と、 残った前記第１および第２のレジスト膜を除去し、前記
隣接する導電層の間の凹部の前記第２の絶縁膜を除く他
の部分の前記第２の絶縁膜が除去されるまでエッチング
する第２のエッチング工程と、 第３の絶縁膜を全面に形成する工程とを有する、 半導体装置の製造方法。 - 【請求項２】前記残った前記第１および第２のレジスト
膜を除去し、前記隣接する導電層の間の凹部の前記第２
の絶縁膜を除く他の部分の前記第２の絶縁膜が除去され
るまでエッチングする第２のエッチング工程は、 前記第１および第２のレジスト膜のエッチングレート
が、前記第２の絶縁膜のエッチングレートと略等しい
か、前記レジスト膜のエッチングレートが前記第２の絶
縁膜のエッチングレートより高い条件で、前記第１およ
び第２のレジスト膜と前記第２の絶縁膜とを、前記隣接
する導電層の間の凹部の前記第２の絶縁膜を除く他の部
分の前記第２の絶縁膜が除去されるまでエッチングする
工程である、請求項１記載の半導体装置の製造方法。 - 【請求項３】前記第２の絶縁膜を形成する工程は、オゾ
ンガスとＴＥＯＳ（Ｔｅｔｏｒａｅｔｈｙｌｏｒｔｈｏ
ｓｉｌｉｃａｔｅ）を用いる、常圧ＣＶＤ（Ｃｈｅｍｉ
ｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法によ
り酸化シリコン膜を形成する工程である、 請求項１記載の半導体装置の製造方法。 - 【請求項４】前記第２の絶縁膜を形成する工程は、ＴＥ
ＯＳを用いるプラズマＣＶＤ法により、第１の酸化シリ
コン膜を形成したのち、前記第１の酸化シリコン膜の上
に、オゾンガスとＴＥＯＳを用いる常圧ＣＶＤ法により
第２の酸化シリコン膜を形成する工程を有する、 請求項１記載の半導体装置の製造方法。 - 【請求項５】前記導電層は、アルミニウム、アルミニウ
ム合金、銅、銅合金、タングステン、タングステン合金
またはこれらの組み合わせからなる配線層である、 請求項１記載の半導体装置の製造方法。 - 【請求項６】前記導電層は、アルミニウム、アルミニウ
ム合金、銅、銅合金、タングステン、タングステン合金
またはこれらの組み合わせからなる導電膜と、前記導電
膜の上に反射防止膜を有する配線層である、 請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15540998A JPH11340331A (ja) | 1998-05-21 | 1998-05-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15540998A JPH11340331A (ja) | 1998-05-21 | 1998-05-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11340331A true JPH11340331A (ja) | 1999-12-10 |
Family
ID=15605363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15540998A Pending JPH11340331A (ja) | 1998-05-21 | 1998-05-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11340331A (ja) |
-
1998
- 1998-05-21 JP JP15540998A patent/JPH11340331A/ja active Pending
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