KR20000018646A - 반도체 소자의 다층 배선 형성방법 - Google Patents

반도체 소자의 다층 배선 형성방법 Download PDF

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Abstract

공정 불량 발생을 억제하여 반도체 소자의 신뢰성 향상을 꾀할 수 있도록 한 반도체 소자의 다층 배선 형성방법이 개시된다. 제 1 층간 절연막이 구비된 반도체 기판 상에 제 1 도전성막과 제 2 도전성막을 순차적으로 형성하고, 콜리메이터가 구비된 스퍼터 장치를 이용하여 제 2 도전성막 상에 Ti/TiN 적층막 구조의 반사방지막을 형성한 다음, 제 1 층간 절연막의 표면이 소정 부분 노출되도록 반사방지막과 제 2 및 제 1 도전성막을 소정 부분 선택식각하여, 제 2 도전성막을 사이에 두고 그 상·하측부에 반사방지막과 제 1 도전성막이 놓여진 구조의 금속 배선을 형성한다. 상기 결과물 전면에 제 2 층간 절연막을 형성하고, 금속 배선의 표면이 소정 부분 노출되도록 제 2 층간 절연막과 반사방지막을 소정 부분 건식식각하여 비어 홀을 형성하되, 그 바텀면의 가장자리부를 따라서는 테이퍼진 형상의 반사방지막이 잔존되도록 한다. 폴리머 제거용 습식식각을 실시한 뒤, RF 스퍼터 식각을 실시하여 금속 배선의 표면 노출부에 형성된 자연 산화막과 반사방지막의 테이퍼진 부분을 제거한 다음, 비어 홀 내부에 도전성 플러그를 형성한다. 그 결과, 비어 홀 형성시 야기되는 공정 불량(예컨대, 비어 홀 하단의 반사방지막 안쪽으로 오목한 형상의 골이 형성되는 불량이나 비어 홀 내에 셔도우 포인트가 생성되는 불량)을 제거할 수 있게 되므로, 반도체 소자의 신뢰성을 향상시킬 수 있게 된다.

Description

반도체 소자의 다층 배선 형성방법
본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 다층 배선 형성시 야기되는 공정 불량 발생을 억제하여 반도체 소자의 신뢰성을 향상시킬 수 있도록 한 반도체 소자의 다층 배선 형성방법에 관한 것이다.
딥 서브마이크론(deep submicron) 시대로 접어들면서 칩 사이즈의 축소 및 금속 배선의 미세 패턴(fine pattern)화가 요구됨에 따라 반도체 소자 제조시 W-플러그, Al-플로우 및, CMP(chemical mechanical polishing) 공정을 조합한 다층 배선 공정의 적용이 필연적으로 요구되고 있다.
도 1 내지 도 4에는 이와 관련된 종래 반도체 소자의 다층 배선 형성방법을 도시한 공정수순도가 제시되어 있다. 이를 참조하여 그 제조방법을 크게 제 4 단계로 구분하여 살펴보면 다음과 같다. 여기서는 일 예로서, 다층 금속 배선이 0.6㎛ 이하의 미세 패턴으로 구현되고, 상기 금속 배선간의 전기적인 접속을 위한 비어 홀이 0.5㎛ 이하의 폭을 가지도록 미세화되어 2 이상의 종횡비(aspect ratio)를 가지도록 설계된 경우의 반도체 소자 제조 공정에 대하여 살펴본다.
제 1 단계로서, 도 1에 도시된 바와 같이 트랜지스터와 커패시터 등과 같은 단위 소자(미 도시)들이 구비된 반도체 기판(10) 상에 CVD 증착 공정과 열처리 공정을 이용하여 0.5 ~ 2.0㎛의 두께를 갖는 제 1 층간 절연막(12)을 형성한다. 이때, 제 1 층간 절연막(12)은 BPSG의 단층 구조나 PEOX/USG/PE-TEOS의 3층 적층막 구조 혹은 PEOX/O3-TEOS/PE-TEOS/PEOX의 4층 적층막 구조로 형성되며, 상기 절연막(12)이 4층 적층막 구조를 가질 경우 최상층부의 PEOX는 스킵(skip) 가능하다.
제 2 단계로서, 도 2에 도시된 바와 같이 막질 간의 접착(adhesion) 특성을 향상시켜 주기 위하여 제 1 층간 절연막(12) 상에 Ti/TiN 적층막 구조의 제 1 도전성막(14)을 형성하고, 스퍼터 증착 공정과 열처리 공정을 이용하여 상기 제 1 도전성막막(14) 상에 5000 ~ 8000Å의 두께를 갖는 Al 합금 재질의 제 2 도전성막(16)을 형성한 다음, 스퍼터 증착 공정을 이용하여 상기 제 2 도전성막(16) 상에 Ti나 TiN 재질의 제 1 반사방지막(anti-reflective film:ARL)(18)을 형성한다. 이때, 제 1 도전성막(14)을 이루는 Ti와 TiN은 각각 200Å, 700Å의 두께로 형성되고, 제 1 반사방지막(18)은 200 ~ 600Å의 두께로 형성된다.
제 3 단계로서, 도 3에 도시된 바와 같이 금속 배선 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 제 1 반사방지막(18)과 제 2 도전성막(16) 및 제 1 도전성막(14)을 순차적으로 식각하여, 상측에는 반사방지막(18)이 놓여지고 하측에는 제 1 도전성막(14)이 놓여진 구조의 제 1 금속 배선(16a)을 형성한다. 이어, CVD 공정을 이용하여 제 1 금속 배선(16a)을 포함한 제 1 층간 절연막(12) 상에 1.0 ~ 2.5㎛ 두께의 제 2 층간 절연막(20)을 형성하고 이를 CMP(혹은 에치백) 처리하여 상기 절연막(20)을 평탄화한다. 제 1 금속 배선(16a)의 표면이 소정 부분 노출되도록 제 2 층간 절연막(20)을 소정 부분 건식식각하여 상기 절연막(20) 내에 비어 홀(h)을 형성하고, 제 2 층간 절연막(20)의 건식식각 과정에서 생성된 폴리머 성분(예컨대, TiFx나 AlFx기의 다중 복합 물질)을 제거하기 위하여 습식식각 공정을 실시한다. 이 경우, 제 2 층간 절연막(20)과 제 1 반사방지막(18)의 건식식각 공정은 CHF3:CF4= 1:0.4의 비율로 조합된 식각 가스를 이용하여 진행되고, 폴리머 성분 제거용 습식식각 공정은 HNO3를 베이스로 한 케미컬 솔루션을 식각액(etchant)으로 이용하여 진행된다.
제 4 단계로서, 도 4에 도시된 바와 같이 제 1 금속 배선(16a)의 표면 노출부에 성장된 자연산화막(Al2O3)을 제거하기 위하여 RF 바이어스(radio frequency bais)를 이용한 스퍼터 식각(이하, RF 스퍼터 식각이라 한다)을 실시한다. 이때, RF 스퍼터 식각은 800Watt의 RF 파워(power)가 공급된 상태에서 약 400Å 정도의 산화막이 식각되도록 진행되는데, 여기서 제시된 산화막의 식각량은 제 1 금속 배선(16a)의 표면에 성장된 자연산화막을 기준으로 설정된 값이 아니라 산화막(SiO2)을 기준으로 하여 설정된 값을 나타낸다. 이어, 콜리메이터(collimator)가 구비된 스퍼터 장치를 이용하여 비어 홀(h) 내부와 제 2 층간 절연막(20) 상에 Ti/TiN 재질의 장벽 금속막(22)을 형성하고, CVD 공정을 이용하여 비어 홀(h) 내부가 충분히 채워지도록 그 전면에 W 재질의 도전성막을 형성한 다음, 제 2 층간 절연막(20)의 표면이 노출될 때까지 상기 도전성막과 장벽금속막(22)을 CMP(또는 에치백) 처리하여 비어 홀(h) 내에 W 재질의 도전성 플러그(24)를 형성한다. 그후, 막질 간의 접착 특성 향상을 위하여 도전성 플러그(24)와 제 2 층간 절연막(20) 상에 Ti 재질의 제 3 도전성막(26)을 형성하고, 그 위에 Al 합금 재질의 제 4 도전성막과 TiN 재질의 제 2 반사방지막(30)을 순차적으로 형성한 다음, 금속 배선 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 제 2 반사방지막(30)과 제 4 도전성막 및 제 3 도전성막(26)을 순차적으로 식각하여, 상측부에는 반사방지막(30)이 놓여지고 하측부에는 제 3 도전성막(26)이 놓여진 구조의 제 2 금속 배선(28)을 형성하므로써, 본 공정 진행을 완료한다. 이때, 상기 제 2 반사방지막(30)은 200 ~ 600Å 두께로 형성된다.
그러나, 상기 공정을 적용하여 도 4의 단면 구조를 가지도록 반도체 소자의 다층 배선을 형성할 경우에는 비어 홀(h) 형성 과정에서 다음과 같은 두가지의 문제가 발생된다.
첫째, 비어 홀(h) 형성후 폴리머 성분을 제거하기 위하여 습식식각 공정을 진행하게 되면 폴리머 성분외에 제 1 금속 배선(16a)도 일부 함께 등방성 식각이 이루어지게 되므로, 식각 공정 진행시 비어 홀(h) 하단에 위치한 제 1 반사방지막(18) 안쪽의 제 1 금속 배선(16a)까지도 일부 함께 식각되는 현상이 발생하게 된다. 이러한 현상이 발생될 경우, 비어 홀(h) 하단에 위치한 반사방지막(18)의 안쪽으로 오목한 형상의 골(도 3에서 Ⅰ로 표시된 부분)이 만들어지게 되고, 그 결과 비어 홀의 단면 프로파일 특성이 저하되는 문제가 야기되게 된다. 따라서, 이 상태에서 비어 홀(h) 내에 장벽금속막(22)을 형성하게 되면 오목한 형상의 골(Ⅰ) 내부에서는 상기 막질이 제대로 채워지지 않게 되므로, 이 부분에서 장벽금속막(22)과 제 1 금속 배선(16a) 간의 연결 불량(disconncetion)이 발생하게 된다.
둘째, 습식식각 과정에서 비어 홀(h) 하단의 장벽금속막(18) 안쪽에 오목한 형상의 골(Ⅰ)이 형성되므로, 상기 식각 공정 진행시 이 부분의 폴리머 성분을 완전하게 제거하는데 어려움이 따르게 되어, 비어 홀(h) 내부에 폴리머 제거가 이루어지지 않는 셔도우 포인트(shadow point)가 생성되는 문제가 발생된다.
이러한 문제들이 발생될 경우, 비어 홀 내의 콘택 저항이 증가하게 되어 반도체 소자의 신뢰성이 저하되는 현상이 초래되므로, 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은, 반도체 소자의 다층 배선 형성시 반사방지막을 콜리메이터가 구비된 스퍼터 장치를 이용하여 Ti/TiN 적층막 구조로 형성해 주므로써, 비어 홀 형성시 야기되는 공정 불량(예컨대, 비어 홀 하단의 반사방지막 안쪽으로 오목한 형상의 골이 형성되는 불량이나 비어 홀 내에 셔도우 포인트가 생성되는 불량) 발생없이도 배선 형성이 가능하도록 하여 반도체 소자의 신뢰성을 향상시킬 수 있도록 한 반도체 소자의 다층 배선 형성방법을 제공함에 있다.
도 1 내지 도 4는 종래 반도체 소자의 다층 배선 형성방법을 도시한 공정수순도,
도 5 내지 도 9은 본 발명에 의한 반도체 소자의 다층 배선 형성방법을 도시한 공정수순도,
도 10은 도 7의 Ⅱ 부분을 확대 도시한 요부상세도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 제 1 층간 절연막이 구비된 반도체 기판 상에 제 1 도전성막과 제 2 도전성막을 순차적으로 형성하는 단계와; 콜리메이터가 구비된 스퍼터 장치를 이용하여 상기 제 2 도전성막 상에 Ti/TiN 적층막 구조의 반사방지막을 형성하는 단계와; 상기 제 1 층간 절연막의 표면이 소정 부분 노출되도록 상기 반사방지막과 상기 제 2 도전성막 및 상기 제 1 도전성막을 소정 부분 선택식각하여, 상기 제 2 도전성막을 사이에 두고 그 상·하측부에 상기 반사방지막과 상기 제 1 도전성막이 놓여진 구조의 금속 배선을 형성하는 단계와; 상기 결과물 전면에 제 2 층간 절연막을 형성하는 단계와; 상기 금속 배선의 표면이 소정 부분 노출되도록 상기 제 2 층간 절연막과 상기 반사방지막을 소정 부분 건식식각하여 비어 홀을 형성하되, 그 바텀면 가장자리부를 따라 테이퍼진 형상의 상기 반사방지막이 잔존되도록 하는 단계와; 폴리머 제거용 습식식각을 실시하는 단계와; RF 스퍼터 식각을 실시하여 상기 금속 배선의 표면 노출부에 성장된 자연 산화막과 상기 반사방지막의 테이퍼진 부분을 제거하는 단계; 및 상기 비어 홀 내부에 도전성 플러그를 형성하는 단계로 이루어진 반도체 소자의 다층 배선 형성방법이 제공된다.
본 발명의 경우, Ti/TiN 적층막 구조의 상기 반사방지막은 콜리메이터가 구비된 스퍼터 장치를 이용하지 않고, IMP(ionized metal plasma) 방식으로 형성할 수도 있으며, Ti는 50 ~ 500Å의 두께를 가지도록 형성하는 것이 바람직하고, TiN은 100 ~ 1500Å의 두께를 가지도록 형성하는 것이 바람직하다.
이때, 상기 제 2 층간 절연막과 상기 반사방지막의 건식식각은 CHF3:CF4가 1:(0.5 ~ 2.0)의 비율로 조합된 식각가스로 이용하여 진행되고, 폴리머 제거용 습식식각은 HNO3를 베이스로 한 케미컬 솔루션을 식각액으로 이용하여 진행되는데, 상기 습식식각은 반사방지막중 비어 홀의 측면으로부터 테이퍼진 부분까지만의 수평거리(X)가 100 ~ 800Å의 사이즈를 유지하도록 실시하는 것이 바람직하다.
그리고, RF 스퍼터 식각은 500 ~ 1500 Watt의 RF 파워가 공급된 상태에서 산화막(SiO2)을 기준으로 했을 때의 식각량이 100 ~ 1000Å 두께가 되도록 진행하는 것이 바람직하다.
상기 공정을 적용하여 반도체 소자의 다층 배선을 형성할 경우, 제 2 층간 절연막과 반사방지막 식각시 비어 홀 하단의 반사방지막이 수직 구조가 아닌 테이퍼진 형상을 가지게 되므로, 이후 폴리머 제거 공정을 실시하더라도 반사방지막의 테이퍼진 부분의 수평거리(X) 이상으로 치고 들어와 금속 배선이 식각되는 현상은 발생하지 않게 된다. 그 결과, 비어 홀 하단에 오목한 형상의 골이 형성되는 불량 발생을 막을 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은, 다층 배선 형성시 반사방지막은 콜리메이터가 구비된 스퍼터 장치(혹은 IMP 방식)를 이용하여 Ti/TiN 적층막 구조를 가지도록 형성하고, 비어 홀 형성을 위한 건식식각 공정은 CHF3:CF4가 1:X(여기서, X는 0.5 ~ 2.0 범위 내의 값을 나타낸다) 비율로 조합된 식각가스를 이용하여 실시해 주는 방식으로 공정을 변경해 주므로써, 비어 홀 형성 과정에서 야기되는 공정 불량 발생을 막을 수 있도록 하여 배선 신뢰성을 향상시킬 수 있도록 하는데 주안점을 둔 기술이다.
도 5 내지 도 9에는 이와 관련된 본 발명에 의한 반도체 소자의 다층 배선 형성방법을 도시한 공정수순도가 제시되어 있다. 이를 참조하여 그 제조방법을 크게 제 5 단계로 구분하여 살펴보면 다음과 같다. 여기서는 일 예로서, 다층 금속 배선이 0.6㎛ 이하의 미세 패턴으로 구현되고, 상기 금속 배선간의 전기적인 접속을 위한 비어 홀이 0.5㎛ 이하의 폭을 가지도록 미세화되어 2 이상의 종횡비를 가지도록 설계된 경우의 반도체 소자 제조 공정에 대하여 살펴본다.
제 1 단계로서, 도 5에 도시된 바와 같이 트랜지스터와 커패시터 등과 같은 단위 소자(미 도시)들이 구비된 반도체 기판(100) 상에 CVD 증착 공정과 열처리 공정을 이용하여 0.5 ~ 2.0㎛의 두께를 갖는 제 1 층간 절연막(102)을 형성한다. 이때, 제 1 층간 절연막(102)은 BPSG의 단층 구조나 PEOX/USG/PE-TEOS의 3층 적층막 구조 혹은 PEOX/O3-TEOS/PE-TEOS/PEOX의 4층 적층막 구조로 형성되며, 상기 절연막(102)이 4층 적층막 구조를 가질 경우 최상층부의 PEOX는 스킵 가능하다.
제 2 단계로서, 도 6에 도시된 바와 같이 막질 간의 접착 특성을 향상시켜 주기 위하여 제 1 층간 절연막(102) 상에 Ti/TiN 적층막 구조의 제 1 도전성막(104)을 형성하고, 스퍼터 증착 공정과 열처리 공정을 이용하여 상기 제 1 도전성막(104) 상에 5000 ~ 8000Å의 두께를 갖는 Al이나 Cu 합금 재질의 제 2 도전성막(106)을 형성한 다음, 콜리메이터가 구비된 스퍼터 장치를 이용하여 상기 제 2 도전성막 상에 Ti(108a)/TiN(108b) 적층막 구조의 제 1 반사방지막(108)을 형성한다. 이때, 제 1 도전성막(104)을 이루는 Ti와 TiN은 각각 150 ~ 250Å, 650 ~ 750Å의 두께로 형성되고, 제 1 반사방지막(108)을 이루는 Ti(108a)와 TiN(108b)은 각각 50 ~ 500Å, 100 ~ 1500Å의 두께로 형성되며, 상기 제 1 반사방지막(108)은 콜리메이터가 구비된 스퍼터링 장치 대신에 IMP((ionized metal plasma) 방식을 적용하여 형성할 수도 있다.
이와 같이, 제 2 도전성막(106) 상에 Ti/TiN 적층막 구조의 제 1 반사방지막(108)을 형성한 것은 반사방지막(108)을 형성하지 않을 경우 후속 사진식각공정(photolithography) 진행시 U.V 광이 상기 도전성막(106) 표면에서 난반사(diffused reflection)되는 현상이 발생하게 되어 목적하는 미세 패턴을 형성하기 어렵기 때문이다.
제 3 단계로서, 도 7에 도시된 바와 같이 사진식각공정을 이용하여 제 1 반사방지막(108) 상에 금속 배선 형성부를 한정하는 감광막 패턴(미 도시)을 형성하고, 이를 마스크로 이용하여 제 1 반사방지막(108)과 제 2 도전성막(106) 및 제 1 도전성막(104)을 순차적으로 식각하여, 상측에는 Ti/TiN 적층막 구조의 반사방지막(108)이 놓여지고 하측에는 제 1 도전성막(104)이 놓여진 구조의 제 1 금속 배선(106a)을 형성한다. 이어, CVD 공정을 이용하여 제 1 금속 배선(106a)을 포함한 제 1 층간 절연막(102) 상에 1.0 ~ 2.5㎛ 두께의 제 2 층간 절연막(110)을 형성하고 이를 CMP(혹은 에치백) 처리하여 상기 절연막(110)을 평탄화한 다음, 제 1 금속 배선(106a)의 표면이 소정 부분 노출되도록 제 2 층간 절연막(110)과 제 1 반사방지막(108)을 소정 부분 건식식각하여 상기 절연막(110) 내에 0.45 ~ 0.50㎛의 폭을 갖는 비어 홀(h)을 형성한다. 이때, 비어 홀(h)을 형성하기 위한 건식식각 공정은 CHF3:CF4= 1:(0.5 ~ 2.0)의 비율로 조합된 식각가스를 이용하여 진행된다. 그리고, 제 2 층간 절연막(110)은 PEOX/O3-TEOS의 2층 적층막 구조나 PE-TEOS/SOG/PEOX의 3층 적층막 구조 혹은 PEOX/O3-TEOS/PE-TEOS/PEOX의 4층 적층막 구조로 형성되며, 상기 절연막(110)이 4층 적층막 구조를 가질 경우 최상층부의 PEOX는 스킵 가능하다.
이러한 공정 조건하에서 건식식각 공정을 진행할 경우, 도 7에서 알 수 있듯이 제 2 층간 절연막(110)은 수직 형상의 단면 프로파일을 가지도록 식각이 이루어지는 반면, 제 1 반사방지막(108)은 막질 자체의 특성으로 인해 테이퍼진 형상의 단면 프로파일을 가지도록 식각이 이루어지게 되어, 식각 공정이 완료되면 비어 홀(h)의 바텀면 가장자리부를 따라 테이퍼진 형상의 제 1 반사방지막(108)이 놓여지게 된다.
도 10에는 비어 홀의 바텀면에 놓여진 제 1 반사방지막(108)의 테이퍼진 부분(도면 상에서 참조부호 Ⅱ로 표시된 부분)을 확대 도시한 요부상세도가 제시되어 있다. 도 10에서, 참조부호 X는 제 1 반사방지막(108)중 비어 홀(h)의 측면으로부터 테이퍼진 부분까지의 수평거리를 나타내고, 참조부호 Y는 제 1 반사방지막(108)의 총 두께인 수직거리를 나타낸다. 이때, 상기 제 1 반사방지막(108)의 수직거리(Y)에 대응되는 각 θ는 제 1 반사방지막(108)을 이루는 Ti(108a)와 TiN(108b)의 두께 조절을 통하여 20 ~ 80。의 각도를 유지하도록 형성하는 것이 바람직하다.
제 4 단계로서, 도 8에 도시된 바와 같이 제 2 층간 절연막(110)과 제 1 반사방지막(108)의 건식식각 과정에서 생성된 폴리머 성분(예컨대, TiFx나 AlFx 혹은 CuFx기의 다중 복합 물질)을 제거하기 위하여 습식식각 공정을 실시한다. 이때, 상기 습식식각 공정은 HNO3를 베이스로 한 케미컬 솔루션을 식각액으로 이용하여 진행된다.
이러한 공정 조건하에서 습식식각 공정을 진행할 경우, 도 8에서 알 수 있듯이 비어 홀(h)의 바텀면에 놓여졌던 테이퍼진 형상의 제 1 반사방지막(108)으로 인해 폴리머 제거 과정에서 제 1 금속 배선(106a)이 일부 함께 등방성 식각되더라도 제 1 반사방지막(108)의 수평거리 X 이상으로 치고 들어와 금속 배선(106a)이 식각되는 현상은 발생되지 않으므로, 비어 홀(h) 하단에 오목한 형상의 골이 생성되는 불량 발생을 막을 수 있게 된다. 본 발명의 경우, 상기 습식식각 공정은 도 10에 제시된 제 1 반사방지막(108)의 수평거리 X가 100 ~ 800Å의 사이즈를 유지하도록 진행하는 것이 바람직한데, 이때의 수평거리 X는 비어 홀(h)의 사이즈에 따라 가변가능하다.
제 5 단계로서, 도 9에 도시된 바와 같이 제 1 금속 배선(106a)의 표면 노출부에 형성된 자연산화막(Al2O3이나 CuO)을 제거하기 위하여 RF 바이어스를 이용한 스퍼터 식각을 실시한다. 이때, RF 스퍼터 식각은 500 ~ 1500Watt의 RF 파워가 공급된 상태에서 100 ~ 1000Å 정도의 산화막이 식각되도록 진행되는데, 여기서 제시된 산화막의 식각량은 제 1 금속 배선(106a)의 표면에 성장된 자연산화막을 기준으로하여 설정된 값이 아니라 산화막(SiO2)을 기준으로하여 설정된 값을 나타낸다. 이와 같이 RF 스퍼터 식각 공정을 실시할 경우, 식각 공정중에 제 1 반사방지막(108)의 테이퍼진 부분이 모두 제거되므로, RF 스퍼터 식각 공정이 완료되면 우수한 단면 프로파일 특성을 갖는 비어 홀(h)이 만들어지게 된다.
이어, 콜리메이터가 구비된 스퍼터 장치를 이용하여 비어 홀(h) 내부와 제 2 층간 절연막(110) 상에 Ti/TiN 적층막 구조의 장벽 금속막(112)을 형성하고, CVD 공정을 이용하여 비어 홀(h) 내부가 충분히 채워지도록 그 전면에 W 재질의 도전성막을 형성한 다음, 제 2 층간 절연막(110)의 표면이 노출될 때까지 상기 도전성막과 장벽금속막(112)을 CMP(또는 에치백) 처리하여 비어 홀(h) 내에 W 재질의 도전성 플러그(114)를 형성한다.
그후, 막질 간의 접착 특성을 향상시켜 주기 위하여 도전성 플러그(114)와 제 2 층간 절연막(110) 상에 Ti 재질의 제 3 도전성막(116)을 형성하고, 그 위에 Al이나 Cu 합금 재질의 제 4 도전성막을 형성한 다음, 콜리메이터가 구비된 스퍼터 장치를 이용하여 상기 제 4 도전성막 상에 Ti(120a)/TiN(120b) 적층막 구조의 제 2 반사방지막(120)을 형성하고, 금속 배선 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 제 2 반사방지막(120)과 제 4 도전성막 및 제 3 도전성막(116)을 순차적으로 식각하여, 상측부에는 Ti/TiN 적층막 구조의 제 2 반사방지막(120)이 놓여지고, 하측부에는 제 3 도전성막(116)이 놓여진 구조의 제 2 금속 배선(118)을 형성하므로써, 본 공정 진행을 완료한다. 이 경우 역시, 제 2 반사방지막(120)은 콜리메이터가 구비된 스퍼터링 장치 대신에 IMP 방식을 적용하여 형성할 수도 있다.
그 결과, 상·하측부에 반사방지막(120),(108)과 도전성막(104),(116)이 구비된 제 1 및 제 2 금속 배선(106a),(118)이 도전성 플러그(114)를 사이에 두고 전기적으로 연결되는 구조의 다층 배선이 완성된다.
이와 같이 반도체 소자의 다층 배선을 제조할 경우, 폴리머를 제거하기 위한 습식식각 공정 진행시 반사방지막(108)의 테이퍼진 부분으로 인해 비어 홀(h) 하단에 오목한 형상의 골(도 3의 Ⅰ)이 형성되는 불량이 발생되지 않으므로, 비어 홀의 단면 프로파일 특성을 향상시킬 수 있게 되어 비어 홀(h) 하단에서 장벽금속막과 금속 배선이 제대로 연결되지 않거나 혹은 이 부분에 셔도우 포인트가 발생하는 것을 막을 수 있게 된다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상내에서 당 분야의 통상의 지식으로 그 변형이나 개량이 가능함은 물론이다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 반도체 소자의 다층 배선 형성시 반사방지막을 콜리메이터가 구비된 스퍼터 장치(또는 IMP 방식)를 이용하여 Ti/TiN 적층막 구조로 형성해 주므로써, 비어 홀 형성 과정(특히, 폴리머 제거를 위한 습식식각 공정 과정)에서 야기되는 공정 불량(예컨대, 비어 홀 하단의 반사방지막 안쪽으로 오목한 형상의 골이 형성되는 불량이나 비어 홀 내에 셔도우 포인트가 생성되는 불량) 발생을 제거할 수 있게 되어, 비어 홀(h)의 콘택 저항을 〈1.0(Ω/CNT)의 크기로 줄일 수 있게 되므로, 반도체 소자의 성능 향상 및 신뢰성 향상을 꾀할 수 있게 된다.

Claims (19)

  1. 제 1 층간 절연막이 구비된 반도체 기판 상에 제 1 도전성막과 제 2 도전성막을 순차적으로 형성하는 단계와;
    콜리메이터가 구비된 스퍼터 장치를 이용하여 상기 제 2 도전성막 상에 Ti/TiN 적층막 구조의 반사방지막을 형성하는 단계와;
    상기 제 1 층간 절연막의 표면이 소정 부분 노출되도록 상기 반사방지막과 상기 제 2 및 제 1 도전성막을 소정 부분 선택식각하여, 상기 제 2 도전성막을 사이에 두고 그 상·하측부에 상기 반사방지막과 상기 제 1 도전성막이 놓여진 구조의 금속 배선을 형성하는 단계와;
    상기 결과물 전면에 제 2 층간 절연막을 형성하는 단계와;
    상기 금속 배선의 표면이 소정 부분 노출되도록 상기 제 2 층간 절연막과 상기 반사방지막을 소정 부분 건식식각하여 비어 홀을 형성하되, 그 바텀면 가장자리부를 따라 테이퍼진 형상의 상기 반사방지막이 잔존되도록 하는 단계와;
    폴리머 제거용 습식식각을 실시하는 단계와;
    RF 스퍼터 식각을 실시하여 상기 금속 배선의 표면 노출부에 성장된 자연 산화막과 상기 반사방지막의 테이퍼진 부분을 제거하는 단계; 및
    상기 비어 홀 내부에 도전성 플러그를 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 다층 배선 형성방법.
  2. 제 1 항에 있어서, 상기 제 1 층간 절연막은 BPSG의 단층 구조나 PEOX/USG/PE-TEOS의 3층 적층막 구조 혹은 PEOX/O3-TEOS/PE-TEOS/PEOX의 4층 적층막 구조중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 다층 배선 형성방법.
  3. 제 1항에 있어서, 상기 제 1 층간 절연막은 0.5 ~ 2.0㎛의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 다층 배선 형성방법.
  4. 제 1항에 있어서, 상기 제 1 도전성막은 Ti/TiN 적층막 구조로 형성하는 것을 특징으로 하는 반도체 소자의 다층 배선 형성방법.
  5. 제 1항에 있어서, 상기 제 2 도전성막은 5000 ~ 8000Å 두께의 Al 합금이나 Cu 합금으로 형성하는 것을 특징으로 하는 반도체 소자의 다층 배선 형성방법.
  6. 제 1항에 있어서, 상기 반사방지막을 이루는 Ti와 TiN은 각각 50 ~ 500Å, 100 ~ 1500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 다층 배선 형성방법.
  7. 제 1항에 있어서, 상기 반사방지막은 콜리메이터가 구비된 스퍼터 장치를 이용하지 않고, IMP 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 다층 배선 형성방법.
  8. 제 1항에 있어서, 상기 제 2 층간 절연막은 PEOX/O3-TEOS의 2층 적층막 구조나 PE-TEOS/SOG/PEOX의 3층 적층막 구조 혹은 PEOX/O3-TEOS/PE-TEOS/PEOX의 4층 적층막 구조 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 다층 배선 형성방법.
  9. 제 1항에 있어서, 상기 제 2 층간 절연막은 1.0 ~ 2.5㎛ 두께로 형성하는 것을 특징으로 하는 반도체 소자의 다층 배선 형성방법.
  10. 제 2항 또는 제 8항에 있어서, 상기 제 1 및 제 2 층간 절연막이 4층 적층막 구조를 가질 경우, 상기 적층막의 최상층 PEOX는 스킵 가능한 것을 특징으로 하는 반도체 소자의 다층 배선 형성방법.
  11. 제 1항에 있어서, 상기 건식식각은 CHF3:CF4= 1:(0.5 ~ 2.0)의 비율로 조합된 식각가스를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 다층 배선 형성방법.
  12. 제 1항에 있어서, 상기 습식식각은 HNO3를 베이스로 한 케미컬 솔루션을 식각액으로 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 다층 배선 형성방법.
  13. 제 1항에 있어서, 상기 습식식각은 상기 반사방지막중 상기 비어 홀의 측면으로부터 테이퍼진 부분까지의 수평거리가 100 ~ 800Å의 사이즈를 유지하도록 실시하는 것을 특징으로 하는 반도체 소자의 다층 배선 형성방법.
  14. 제 1항에 있어서, 상기 RF 스퍼터 식각은 500 ~ 1500 Watt의 RF 파워가 공급된 상태에서 산화막(SiO2)을 기준으로 했을 때의 식각량이 100 ~ 1000Å 두께가 되도록 실시하는 것을 특징으로 하는 반도체 소자의 다층 배선 형성방법.
  15. 제 1항에 있어서, 상기 비어 홀 내부에 도전성 플러그를 형성하는 단계는,
    상기 비어 홀 내부가 충분히 채워지도록 상기 비어 홀을 포함한 상기 제 2 층간 절연막 상에 도전성막을 형성하는 단계와;
    상기 제 2 층간 절연막의 표면이 노출될 때까지 상기 도전성막을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 다층 배선 형성방법.
  16. 제 15항에 있어서, 상기 도전성막은 W으로 형성하는 것을 특징으로 하는 반도체 소자의 다층 배선 형성방법.
  17. 제 15항에 있어서, 상기 도전성막은 CMP 공정이나 에치백 공정을 이용하여 평탄화하는 것을 특징으로 하는 반도체 소자의 다층 배선 형성방법.
  18. 제 15항에 있어서, 상기 도전성막을 형성하기 전에 상기 비어 홀을 포함한 상기 제 2 층간 절연막 상에 장벽금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 다층 배선 형성방법.
  19. 제 18항에 있어서, 상기 장벽금속막은 Ti/TiN 적층막 구조로 형성하는 것을 특징으로 하는 반도체 소자의 다층 배선 형성방법.
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