KR100279047B1 - 반도체 장치의 층간 접촉구 형성 방법 - Google Patents

반도체 장치의 층간 접촉구 형성 방법 Download PDF

Info

Publication number
KR100279047B1
KR100279047B1 KR1019990002263A KR19990002263A KR100279047B1 KR 100279047 B1 KR100279047 B1 KR 100279047B1 KR 1019990002263 A KR1019990002263 A KR 1019990002263A KR 19990002263 A KR19990002263 A KR 19990002263A KR 100279047 B1 KR100279047 B1 KR 100279047B1
Authority
KR
South Korea
Prior art keywords
metal wiring
insulating film
layer
etching
contact
Prior art date
Application number
KR1019990002263A
Other languages
English (en)
Other versions
KR20000051688A (ko
Inventor
이대근
Original Assignee
황인길
아남반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 황인길, 아남반도체주식회사 filed Critical 황인길
Priority to KR1019990002263A priority Critical patent/KR100279047B1/ko
Publication of KR20000051688A publication Critical patent/KR20000051688A/ko
Application granted granted Critical
Publication of KR100279047B1 publication Critical patent/KR100279047B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

제1 층간 절연막 위에 제1 배리어층, 금속 배선층, 제2 배리어층을 차례로 적층하고 금속 식각용 장비를 사용하여 패터닝함으로써 금속 배선층과 제2 배리어층의 접촉점이 될 부분에 홈을 형성한 다음, 제2 배리어층, 금속 배선층 및 제1 배리어층을 함께 식각하여 금속 배선을 형성한다. 이 금속 배선을 덮는 층간 절연막을 적층하고 평탄화한 다음, 절연막 식각용 장비를 사용하여 홈을 노출시키는 접촉구를 형성한다. 이러한 과정을 통하여 반도체 장치의 층간 접촉부를 형성하면, 접촉층과 그 하부의 금속 배선 사이의 접촉 면적이 증가됨과 동시에 접촉 면적의 변동이 적어진다. 따라서, 접촉 저항이 감소되며, 일정한 크기를 가지도록 하기가 용이하다. 또, 접촉구의 크기가 작아지더라도 바닥면의 폭을 일정하게 유지할 수 있다. 한편, 장비 운용의 측면에서 볼 때, 절연막 식각 장비에서는 절연막만을 식각하기 때문에 먼지 입자의 발생을 감소시킬 수 있고, 접촉구 형성을 위한 층간 절연막 식각시 층간 절연막과 금속 배선층과의 식각 선택비가 충분히 높은 식각제를 사용하고, 충분한 시간동안 식각함으로써 층간 절연막이 뚫리지 않는 경우를 방지할 수 있다.

Description

반도체 장치의 층간 접촉구 형성 방법{A FABRICATING METHOD OF CONTACT HOLE OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 더 상세하게는 반도체 장치의 층간 접촉구 형성 방법에 관한 것이다.
그러면, 도면을 참고로 하여 종래의 기술에 따라 반도체 장치의 층간 접촉구를 형성하는 방법을 설명한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따라 반도체 장치의 층간 접촉구를 형성하는 공정을 순서에 따라 나타낸 단면도이다.
먼저, 도 1a에 나타낸 바와 같이, 층간 절연막(1) 위에 질화 티타늄(TiN) 등으로 이루어진 제1 배리어(barrier)층(2), 알루미늄(Al) 등으로 이루어진 배선층(3), 질화티타늄(TiN) 등으로 이루어진 제2 배리어층(4)을 차례로 증착하고 패터닝(patterning)하여 금속 배선을 형성한다.
다음, 도 1b에 나타낸 바와 같이, 금속 배선을 덮는 층간 절연막(1)을 다시 적층하고 평탄화한 다음, 패터닝하여 제2 배리어층(4)을 노출시키는 접촉구를 형성한다. 이 때, 접촉구를 통하여 노출되는 제2 배리어층(4)과 그 하부의 배선층(3)도 일부 식각하여 홈(A)을 형성한다.
이와 같이, 층간 절연막(1)을 식각하는 장비 내에서 금속층인 제2 배리어층(4)과 배선층(3)을 식각함으로 인하여 제2 배리어층(4)과 배선층(3)에 형성되는 홈(A)의 바닥면 폭(CD : critical dimension)이 일정하지 못하고, 이에 따라 접촉부의 저항이 변동하고, CD가 어느 정도 이상으로 작은 경우에는 접촉 저항이 지나치게 커져 불량을 유발할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 층간 접촉부의 접촉 저항을 감소시키는 것이다.
본 발명이 이루고자 하는 다른 과제는 층간 접촉부의 접촉 저항을 일정하게 하는 것이다.
도 1a와 도 1b는 종래의 기술에 따라 반도체 장치의 층간 접촉구를 형성하는 공정을 순서에 따라 나타낸 단면도이고,
도 2a 내지 도 2g는 본 발명의 실시예에 따라 반도체 장치의 층간 접촉구를 형성하는 공정을 순서에 따라 나타낸 단면도이다.
이러한 과제를 해결하기 위하여 본 발명에서는 금속 배선층을 적층하고 접촉점이 될 부분에 미리 홈을 형성한 다음, 금속 배선층을 패터닝하여 금속 배선을 형성하고, 층간 절연막을 적층하고 접촉구를 형성한다.
구체적으로는, 금속 배선층을 적층하는 단계, 금속 배선층의 접촉점이 될 부분에 홈을 형성하는 단계, 금속 배선층을 패터닝하여 금속 배선을 형성하는 단계, 금속 배선을 덮는 층간 절연막을 형성하는 단계, 층간 절연막에 금속 배선의 홈을 노출시키는 접촉구를 형성하는 단계를 포함하는 공정을 통하여 반도체 장치의 층간 접촉구 형성한다.
이 때, 금속 배선층에 홈을 형성하는 단계에서의 식각은 금속 식각용 장비에서 진행하고, 층간 절연막에 접촉구를 형성하는 단계에서의 식각은 절연막 식각용 장비에서 진행하는 것이 좋으며, 금속 배선층의 접촉점이 될 부분에 홈을 형성하는 단계 다음에 보호 산화막을 형성하는 단계를 더 포함할 수 있다. 또, 금속 배선층을 패터닝하여 금속 배선을 형성하는 단계는 감광제 패턴을 식각 차단막으로 하여 보호 산화막을 식각하는 단계, 보호 산화막을 식각 차단막으로 하여 금속 배선층을 식각하는 단계로 세분될 수 있고, 금속 배선층을 적층하는 단계는 제1 배리어층, 주 배선층, 제2 배리어층을 연속으로 적층하는 단계일 수 있다.
그러면 도면을 참고로 하여 본 발명의 실시예에 따라 반도체 장치의 접촉구를 형성하는 방법에 대하여 설명한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따라 반도체 장치의 층간 접촉구를 형성하는 공정을 순서에 따라 나타낸 단면도이다.
먼저, 도 2a에 나타낸 바와 같이, TEOS(tetra ethyl orthor silicate) 등으로 이루어진 제1 층간 절연막(11) 위에 질화 티타늄(TiN) 등으로 이루어지는 제1 배리어(barrier)층(20), 알루미늄 등으로 이루어지는 배선층(30), 질화 티타늄 등 으로 이루어지는 제2 배리어층(40)을 차례로 적층하고, 제2 배리어층(40) 위에 감광제를 도포하고, 노광, 현상하여 이후의 공정에서 접촉부가 될 예정지의 제2 배리어층(40)을 노출시키는 감광제 패턴(51)을 형성한다.
다음, 도 2b에 나타낸 바와 같이, 감광제 패턴(51)을 식각 차단층으로 하여 노출되어 있는 제2 배리어층(40)과 그 하부의 배선층(30)을 일정한 깊이로 식각하여 홈을 형성한다. 이 때, 식각은 금속 식각 장비 내에서 진행하며, 특히 이방성 식각을 위하여 건식 식각으로 하는 것이 바람직하다. 이렇게 하면, 제2 배리어층(40)과 배선층(30)에 형성되는 홈은 바닥면에서나 상부에서나 그 폭(W)이 거의 일정하게 형성된다.
이어서, 도 2c에 나타낸 바와 같이, 금속층인 배선층(30)의 부식을 방지하기 위하여 제2 배리어층(40)과 배선층(30)의 위에 보호 산화막(60)을 형성한다. 이 때, 보호 산화막(60)은 PECVD(plasma enhanced chemical vapor deposition) 방법을 통하여 TEOS막을 적층하거나 APCVD(atmospheric pressure chemical vapor deposition) 방법에 의하여 다른 종류의 산화막을 형성할 수도 있다. 또, 이 공정은 생략할 수도 있다.
다음, 도 2d에 나타낸 바와 같이, 감광제를 도포하고, 노광, 현상하여 배선 형성을 위한 감광제 패턴(52)을 형성한다.
다음, 도 2e에 나타낸 바와 같이, 감광제 패턴(52)을 식각 차단막으로 하여 노출되어 있는 보호 산화막(60)과 그 하부의 제2 배리어층(40), 배선층(30) 및 제1 배리어층(20)을 식각한다. 이 때, 감광제 패턴(52)을 식각 차단막으로 하여 보호 산화막(60)만을 식각한 다음, 보호 산화막(60) 패턴을 식각 차단막으로 하여 제2 배리어층(40), 배선층(30) 및 제1 배리어층(20)을 식각하는 것도 가능하다. 다음, 감광제 패턴(52) 및 보호 산화막(60)을 제거하면, 바닥면에서나 상부에서나 폭이 일정한 홈(B)을 가지는 금속 배선이 형성된다.
이어서, 도 2f에 나타낸 바와 같이, 제2 층간 절연막(12)을 적층하고 평탄화한 다음, 제2 층간 절연막(12) 위에 감광제를 도포하고, 노광, 현상하여 접촉구 형성을 위한 감광제 패턴(53)을 형성하고, 감광제 패턴(53)을 식각 차단막으로 하여 노출되어 있는 제2 층간 절연막(12)을 식각함으로써 접촉구를 형성한다. 이 때, 접촉구는 금속 배선에 형성되어 있는 홈(B)과 일치하도록 형성하며, 식각은 절연막 식각용 장비를 사용하여 진행한다. 특히, 층간 절연막(11, 12)은 TEOS 등의 산화막인 경우에는 산화막 식각용 장비를 사용해야 할 것이다.
마지막으로, 도 2g에 나타낸 바와 같이, 감광제 패턴(53)을 제거하면 접촉구가 완성된다.
이후, 도시하지는 않았으나 제3 배리어층을 제2 층간 절연막(12) 위 및 접촉구 내면에 증착하고 텅스텐 등을 증착하여 접촉구를 채운 다음, 전면 식각을 실시하여 접촉구 이외의 부분의 텅스텐층 및 제3 배리어층을 제거함으로써 층간 전기적 연결을 위한 접촉층을 형성한다.
이상의 과정을 반복하여 다층의 금속 배선 및 층간의 접촉부를 형성한다.
이렇게 하면, 접촉층과 그 하부의 금속 배선 사이의 접촉 면적이 증가됨과 동시에 접촉 면적의 변동이 적어진다. 따라서, 접촉 저항이 감소되며, 일정한 크기를 가지도록 하기가 용이하다. 또, 접촉구의 크기가 작아지더라도 바닥면의 폭을 일정하게 유지할 수 있다.
한편, 장비 운용의 측면에서 볼 때, 절연막 식각 장비에서는 절연막만을 식각하기 때문에 먼지 입자의 발생을 감소시킬 수 있고, 접촉구 형성을 위한 층간 절연막 식각시 층간 절연막과 금속 배선층과의 식각 선택비가 충분히 높은 식각제를 사용하고, 충분한 시간동안 식각함으로써 층간 절연막이 완전히 뚫리지 않는 경우를 방지할 수 있다.

Claims (5)

  1. 금속 배선층을 적층하는 단계,
    상기 금속 배선층의 접촉점이 될 부분에 홈을 형성하는 단계,
    상기 금속 배선층을 패터닝하여 금속 배선을 형성하는 단계,
    상기 금속 배선을 덮는 층간 절연막을 형성하는 단계,
    상기 층간 절연막에 상기 금속 배선의 홈을 노출시키는 접촉구를 형성하는 단계
    를 포함하는 반도체 장치의 층간 접촉부 형성 방법.
  2. 제1항에서,
    상기 금속 배선층에 홈을 형성하는 단계에서의 식각은 금속 식각용 장비에서 진행하고, 상기 층간 절연막에 접촉구를 형성하는 단계에서의 식각은 절연막 식각용 장비에서 진행하는 반도체 장치의 층간 접촉부 형성 방법.
  3. 제1항에서,
    상기 금속 배선층의 접촉점이 될 부분에 홈을 형성하는 단계 다음에 보호 산화막을 형성하는 단계를 더 포함하는 반도체 장치의 층간 접촉부 형성 방법.
  4. 제3항에서,
    상기 금속 배선층을 패터닝하여 금속 배선을 형성하는 단계는 감광제 패턴을 식각 차단막으로 하여 상기 보호 산화막을 식각하는 단계, 상기 보호 산화막을 식각 차단막으로 하여 상기 금속 배선층을 식각하는 단계로 이루어지는 반도체 장치의 층간 접촉부 형성 방법.
  5. 제1항에서,
    상기 금속 배선층을 적층하는 단계는 제1 배리어층, 주 배선층, 제2 배리어층을 연속을 적층하는 단계인 반도체 장치의 층간 접촉부 형성 방법.
KR1019990002263A 1999-01-25 1999-01-25 반도체 장치의 층간 접촉구 형성 방법 KR100279047B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990002263A KR100279047B1 (ko) 1999-01-25 1999-01-25 반도체 장치의 층간 접촉구 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990002263A KR100279047B1 (ko) 1999-01-25 1999-01-25 반도체 장치의 층간 접촉구 형성 방법

Publications (2)

Publication Number Publication Date
KR20000051688A KR20000051688A (ko) 2000-08-16
KR100279047B1 true KR100279047B1 (ko) 2001-01-15

Family

ID=19572306

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990002263A KR100279047B1 (ko) 1999-01-25 1999-01-25 반도체 장치의 층간 접촉구 형성 방법

Country Status (1)

Country Link
KR (1) KR100279047B1 (ko)

Also Published As

Publication number Publication date
KR20000051688A (ko) 2000-08-16

Similar Documents

Publication Publication Date Title
US7482279B2 (en) Method for fabricating semiconductor device using ArF photolithography capable of protecting tapered profile of hard mask
KR100267106B1 (ko) 반도체 소자의 다층 배선 형성방법
US5518963A (en) Method for forming metal interconnection of semiconductor device
JPH11135626A (ja) 半導体装置の製造方法
JP3214475B2 (ja) デュアルダマシン配線の形成方法
US7008869B2 (en) Method for forming metal wiring without metal byproducts that create bridge between metal wires in a semiconductor device
US6831007B2 (en) Method for forming metal line of Al/Cu structure
US6348414B1 (en) Method for forming fine metal patterns by using damascene technique
KR100279047B1 (ko) 반도체 장치의 층간 접촉구 형성 방법
US6287752B1 (en) Semiconductor device, method of manufacturing a semiconductor device, and method of forming a pattern for semiconductor device
JPH08107143A (ja) 多層配線層の形成方法
JPH07335757A (ja) 半導体装置およびその製造方法
KR100193889B1 (ko) 반도체 소자의 비아홀 형성방법
JP2009054879A (ja) 集積回路の製造方法
KR100451492B1 (ko) 반도체소자의콘택홀형성방법
JPH07221110A (ja) 半導体装置の配線構造とその製造方法
KR100439027B1 (ko) 셀프 얼라인 콘택형성방법
KR100299380B1 (ko) 반도체소자의금속배선형성방법
KR100421280B1 (ko) 반도체 소자의 다층 금속 배선 형성 방법
KR100315457B1 (ko) 반도체 소자의 제조 방법
KR100393970B1 (ko) 반도체 소자의 금속 콘택 형성방법
KR20050037712A (ko) 반도체 소자의 제조 방법
KR20000039692A (ko) 반도체장치의 비어홀 형성방법
KR20030044338A (ko) 반도체 소자의 비아홀 형성방법
JPH08316310A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110920

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20120926

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee