JPH07335757A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07335757A JPH07335757A JP14717294A JP14717294A JPH07335757A JP H07335757 A JPH07335757 A JP H07335757A JP 14717294 A JP14717294 A JP 14717294A JP 14717294 A JP14717294 A JP 14717294A JP H07335757 A JPH07335757 A JP H07335757A
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- wiring
- etching
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Abstract
(57)【要約】
【目的】 基板上に形成されたコンタクトホール上方に
配線パターンを形成するにあたり、配線パターンの位置
合せずれマージンを拡大する。 【構成】 Ｓｉ基板１上に層間絶縁膜２、層間膜１２、
１３を積層し、ＲＩＥによりコンタクトホール４を形成
し、導電性材料５を埋め込んでプラグ６を形成する。そ
の後、層間膜１２を残して層間膜１３を除去しプラグ６
を突出させる。このプラグ突出部１４および層間膜１２
上に配線材料８を堆積し、レジストパターニングによる
エッチングによりプラグ６上に配線を形成する。配線形
成のエッチング時、突出したプラグの周りにもサイドウ
ォールが形成され、これにより配線パターニングの際の
レジスト７がコンタクトホール４から多少ずれても、サ
イドウォールにより、プラグ６とコンタクトホール側壁
との境界内にエッチングが進入することはない。
配線パターンを形成するにあたり、配線パターンの位置
合せずれマージンを拡大する。 【構成】 Ｓｉ基板１上に層間絶縁膜２、層間膜１２、
１３を積層し、ＲＩＥによりコンタクトホール４を形成
し、導電性材料５を埋め込んでプラグ６を形成する。そ
の後、層間膜１２を残して層間膜１３を除去しプラグ６
を突出させる。このプラグ突出部１４および層間膜１２
上に配線材料８を堆積し、レジストパターニングによる
エッチングによりプラグ６上に配線を形成する。配線形
成のエッチング時、突出したプラグの周りにもサイドウ
ォールが形成され、これにより配線パターニングの際の
レジスト７がコンタクトホール４から多少ずれても、サ
イドウォールにより、プラグ６とコンタクトホール側壁
との境界内にエッチングが進入することはない。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に半導体基板上（または、下層配線上）にコ
ンタクトホールを開口した後、導電性材料を埋め込んで
プラグを形成し、その上に配線パターンを形成する製造
方法およびこれにより製造された半導体装置に関する。
に関し、特に半導体基板上（または、下層配線上）にコ
ンタクトホールを開口した後、導電性材料を埋め込んで
プラグを形成し、その上に配線パターンを形成する製造
方法およびこれにより製造された半導体装置に関する。
【０００２】
【従来の技術】半導体装置に配線パターンを形成するに
あたり、例えばＳｉ基板上、または下層配線上にコンタ
クトホールを開口させて配線用プラグを形成し、その上
に配線パターンを形成する方法は既に知られている。
あたり、例えばＳｉ基板上、または下層配線上にコンタ
クトホールを開口させて配線用プラグを形成し、その上
に配線パターンを形成する方法は既に知られている。
【０００３】図６および図７は、従来の公知配線パター
ン形成方法を示したものである。この従来の配線パター
ン形成工程は、順に、 図６（ａ）：例えばＳｉ基板１の上（または、下層配線
上）にＣＶＤなどによってＳｉＯ2系の層間絶縁膜２を
形成し、その上にレジスト３を塗布し、コンタクトホー
ルに相当する部分を現像除去し、いわゆるレジストパタ
ーニングを行う工程； 図６（ｂ）：次に、異方性のＲＩＥ（反応性イオンエッ
チング）またはプラズマエッチングまたはウェットエッ
チングでコンタクトホール４を形成する工程； 図６（ｃ）：コンタクトホール４にＷ、Ａｌ、Poly Ｓ
ｉなどの導電性材料５をＣＶＤなどによって埋め込み、
プラグを形成する工程； 図７（ａ）：その後、ＲＩＥにより全体をエッチバック
してコンタクトホール４内部のみに導電性材料５を残す
工程； 図７（ｂ）：その上にバリアメタル９、Ａｌなどの配線
材料８をスパッタリングまたはＣＶＤで堆積し、更にレ
ジスト７をパターニングして、コンタクトホール径にほ
ぼ等しいレジストパターンを形成する工程；および 図７（ｃ）：ＲＩＥによりレジスト７で覆われない部分
をエッチングしてコンタクトホール上に配線材料８の配
線１０を形成する工程、の各工程から構成される。
ン形成方法を示したものである。この従来の配線パター
ン形成工程は、順に、 図６（ａ）：例えばＳｉ基板１の上（または、下層配線
上）にＣＶＤなどによってＳｉＯ2系の層間絶縁膜２を
形成し、その上にレジスト３を塗布し、コンタクトホー
ルに相当する部分を現像除去し、いわゆるレジストパタ
ーニングを行う工程； 図６（ｂ）：次に、異方性のＲＩＥ（反応性イオンエッ
チング）またはプラズマエッチングまたはウェットエッ
チングでコンタクトホール４を形成する工程； 図６（ｃ）：コンタクトホール４にＷ、Ａｌ、Poly Ｓ
ｉなどの導電性材料５をＣＶＤなどによって埋め込み、
プラグを形成する工程； 図７（ａ）：その後、ＲＩＥにより全体をエッチバック
してコンタクトホール４内部のみに導電性材料５を残す
工程； 図７（ｂ）：その上にバリアメタル９、Ａｌなどの配線
材料８をスパッタリングまたはＣＶＤで堆積し、更にレ
ジスト７をパターニングして、コンタクトホール径にほ
ぼ等しいレジストパターンを形成する工程；および 図７（ｃ）：ＲＩＥによりレジスト７で覆われない部分
をエッチングしてコンタクトホール上に配線材料８の配
線１０を形成する工程、の各工程から構成される。
【０００４】このように、コンタクトホール上に形成さ
れる配線幅は、配線パターンの微細化促進という観点か
ら、コンタクトホール径にほぼ等しいかあるいはそれよ
りも小さくなるように設定されたレイアウトとなる傾向
にある。
れる配線幅は、配線パターンの微細化促進という観点か
ら、コンタクトホール径にほぼ等しいかあるいはそれよ
りも小さくなるように設定されたレイアウトとなる傾向
にある。
【０００５】
【発明が解決しようとする課題】しかしながら、例えば
コンタクトホール径と配線幅を等しくするような配線レ
イアウトにおいては、仮に、図８（ａ）のようにコンタ
クトホール４とレジスト７との間にずれが生じてしまう
と、その後のＲＩＥの際に、コンタクトホール４内のプ
ラグ（導電性材料５）とコンタクトホール側壁との境界
に、図８（ｂ）に示すようなエッチングダメージによる
スリット１１が形成されたり、或いは図８（ｃ）のよう
に、ＲＩＥのオーバーエッチングによってプラグが部分
的に削り取られ、凹型のスリット１１が生じる恐れがあ
る。そして、これらのスリット１１は、その後、層間膜
中のボイド（空孔）に発展する可能性もあり、特性の劣
化や品質低下を来すという問題を生ずる。
コンタクトホール径と配線幅を等しくするような配線レ
イアウトにおいては、仮に、図８（ａ）のようにコンタ
クトホール４とレジスト７との間にずれが生じてしまう
と、その後のＲＩＥの際に、コンタクトホール４内のプ
ラグ（導電性材料５）とコンタクトホール側壁との境界
に、図８（ｂ）に示すようなエッチングダメージによる
スリット１１が形成されたり、或いは図８（ｃ）のよう
に、ＲＩＥのオーバーエッチングによってプラグが部分
的に削り取られ、凹型のスリット１１が生じる恐れがあ
る。そして、これらのスリット１１は、その後、層間膜
中のボイド（空孔）に発展する可能性もあり、特性の劣
化や品質低下を来すという問題を生ずる。
【０００６】また、このようにコンタクト（プラグ）と
配線がずれると、コンタクト抵抗の増加や電流の集中に
よる信号伝達の信頼性の低下等の問題の生ずる。
配線がずれると、コンタクト抵抗の増加や電流の集中に
よる信号伝達の信頼性の低下等の問題の生ずる。
【０００７】本発明はかかる現状に鑑み、コンタクトホ
ール（またはプラグ）上にレジストパターニングして配
線を成す半導体装置の製造方法において、配線パターン
形成のためのレジストパターニングの際にずれが生じた
場合でも、その後のエッチングにおいて図示したような
スリットが生じないような製造方法を提供するものであ
る。
ール（またはプラグ）上にレジストパターニングして配
線を成す半導体装置の製造方法において、配線パターン
形成のためのレジストパターニングの際にずれが生じた
場合でも、その後のエッチングにおいて図示したような
スリットが生じないような製造方法を提供するものであ
る。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、半導体基板上または下層配線上に
形成された層間膜にコンタクトホールを形成し、前記コ
ンタクトホール内に導電性材料を埋め込んでプラグを形
成し、前記プラグ上に配線材料を堆積し、部分エッチン
グして配線パターンをプラグ上に形成する半導体装置の
製造方法において、前記プラグ形成後、プラグ上への配
線材料堆積に先立って、プラグが前記層間膜より部分的
に突出するように前記層間膜を部分的にエッチングする
工程を有することを特徴とする半導体装置の製造方法が
提供される。
め、本発明によれば、半導体基板上または下層配線上に
形成された層間膜にコンタクトホールを形成し、前記コ
ンタクトホール内に導電性材料を埋め込んでプラグを形
成し、前記プラグ上に配線材料を堆積し、部分エッチン
グして配線パターンをプラグ上に形成する半導体装置の
製造方法において、前記プラグ形成後、プラグ上への配
線材料堆積に先立って、プラグが前記層間膜より部分的
に突出するように前記層間膜を部分的にエッチングする
工程を有することを特徴とする半導体装置の製造方法が
提供される。
【０００９】また本発明に係る上記製造方法による半導
体装置は、層間膜に設けたコンタクトホール内に導電性
材料を埋設してプラグを形成し、このプラグ上に配線パ
ターンを形成した半導体装置において、上記プラグの上
端部は上記層間膜より突出しているとともにこの突出部
分にサイドウォールが形成されたことを特徴とする半導
体装置である。
体装置は、層間膜に設けたコンタクトホール内に導電性
材料を埋設してプラグを形成し、このプラグ上に配線パ
ターンを形成した半導体装置において、上記プラグの上
端部は上記層間膜より突出しているとともにこの突出部
分にサイドウォールが形成されたことを特徴とする半導
体装置である。
【００１０】
【作用】プラグ形成後、プラグの上部が層間膜より部分
的に突出するように層間膜を部分的にエッチングするこ
とで、その後の配線材料形成の際には、突出したプラグ
の周りにも配線材料が形成されることになる。その結
果、その後の部分エッチングによる配線パターン形成の
際には、プラグ側面にサイドウォールが形成され、配線
パターンのためのレジストパターニングがコンタクトホ
ールから多少ずれても、サイドウォールのカバーによ
り、プラグとコンタクトホール側壁との境界内にエッチ
ングが進入することはない。
的に突出するように層間膜を部分的にエッチングするこ
とで、その後の配線材料形成の際には、突出したプラグ
の周りにも配線材料が形成されることになる。その結
果、その後の部分エッチングによる配線パターン形成の
際には、プラグ側面にサイドウォールが形成され、配線
パターンのためのレジストパターニングがコンタクトホ
ールから多少ずれても、サイドウォールのカバーによ
り、プラグとコンタクトホール側壁との境界内にエッチ
ングが進入することはない。
【００１１】
【実施例】図面を参照しながら本発明による半導体装置
製造方法を以下、説明する。図１〜図３は、本発明方法
による配線パターン形成過程を順に示したものである。
まず、図１（ａ）に示すように、配線パターン形成対象
物として、例えばＳｉ基板１（または下層配線）上に、
ＣＶＤ装置（図示せず）などを用いてＳｉＯ2系の層間
絶縁膜２を形成し、更にＣＶＤ等にて層間膜１２、１３
を形成する。ここで、層間膜１２に用いられる材料は層
間膜１３の材料に比較して、後述するエッチング工程に
おけるエッチング速度が格段小さくなるものが選択され
る。このような関係を満たすものとしては、エッチング
の際、ＨＦなどのエッチング液やＳｉＯ2エッチャーが
用いられるような場合、層間膜１２にはＳｉＮ、層間膜
１３にはＳｉＯ2系の膜などが選択されるのが好まし
い。また、層間膜１３の厚さは層間膜の平坦化を阻害し
ない程度に厚く形成されることが好ましい。
製造方法を以下、説明する。図１〜図３は、本発明方法
による配線パターン形成過程を順に示したものである。
まず、図１（ａ）に示すように、配線パターン形成対象
物として、例えばＳｉ基板１（または下層配線）上に、
ＣＶＤ装置（図示せず）などを用いてＳｉＯ2系の層間
絶縁膜２を形成し、更にＣＶＤ等にて層間膜１２、１３
を形成する。ここで、層間膜１２に用いられる材料は層
間膜１３の材料に比較して、後述するエッチング工程に
おけるエッチング速度が格段小さくなるものが選択され
る。このような関係を満たすものとしては、エッチング
の際、ＨＦなどのエッチング液やＳｉＯ2エッチャーが
用いられるような場合、層間膜１２にはＳｉＮ、層間膜
１３にはＳｉＯ2系の膜などが選択されるのが好まし
い。また、層間膜１３の厚さは層間膜の平坦化を阻害し
ない程度に厚く形成されることが好ましい。
【００１２】以上のようにして層間絶縁膜２、層間膜１
２、１３が形成されたならば、この上にレジスト３を塗
布し、コンタクトホール形成のためのパターニングをし
て、最終的に図１（ａ）に示すような構造を得る。
２、１３が形成されたならば、この上にレジスト３を塗
布し、コンタクトホール形成のためのパターニングをし
て、最終的に図１（ａ）に示すような構造を得る。
【００１３】次に、異方性のＲＩＥ（反応性イオンエッ
チング）またはプラズマエッチングまたはウェットエッ
チングにより、Ｓｉ基板１まで層間絶縁膜２、層間膜１
２、１３を部分的にエッチングしてコンタクトホールを
形成し、その後レジスト３を層間膜１３上より剥離して
図１（ｂ）に示すような構造を得る。
チング）またはプラズマエッチングまたはウェットエッ
チングにより、Ｓｉ基板１まで層間絶縁膜２、層間膜１
２、１３を部分的にエッチングしてコンタクトホールを
形成し、その後レジスト３を層間膜１３上より剥離して
図１（ｂ）に示すような構造を得る。
【００１４】このようにしてコンタクトホール４が形成
されたならば、次に、図１（ｃ）に示すようにコンタク
トホール４にＷ、Ａｌ、Poly Ｓｉなどの導電性材料５
を例えばＣＶＤによって埋め込む。なお、この導電性材
料埋め込みにあたっては、導電性材料５とＳｉ基板１と
の間にバリアメタルを設け、導電性材料５の基板１内へ
の進入を防ぐようにしてもよい。
されたならば、次に、図１（ｃ）に示すようにコンタク
トホール４にＷ、Ａｌ、Poly Ｓｉなどの導電性材料５
を例えばＣＶＤによって埋め込む。なお、この導電性材
料埋め込みにあたっては、導電性材料５とＳｉ基板１と
の間にバリアメタルを設け、導電性材料５の基板１内へ
の進入を防ぐようにしてもよい。
【００１５】次に、ＲＩＥにより、層間膜１３上に被せ
られた導電性材料５をその全域に亙ってエッチバック
し、最終的には図２（ａ）に示すようにコンタクトホー
ル内部だけに導電性材料５を残すようにし、プラグ６を
形成する。このようにしてＳｉ基板１上に、例えばタン
グステンからなるプラグが形成されたならば、次に、層
間膜１２およびプラグ用導電性材料５に対してはエッチ
ング速度が小さい反面、層間膜１３に対してはエッチン
グ速度を大きくするようなエッチャーまたはエッチング
液を用いて層間膜１３とプラグ６をエッチングする。こ
の結果、エッチング速度差により、図２（ｂ）に示すよ
うに、導電性材料５の一部が層間膜１２より上方に突出
した形で残り、プラグ突出部１４が形成される。当然、
このプラグ突出部１４の高さは、層間膜１３形成時点で
の厚さ調整により調整することができる。なお、このプ
ラグ突出部１４の形成にあたっては、図示したエッチン
グ速度の異なる層間膜を積層する方法の外に、層間膜の
間（または層間膜と層間絶縁膜の間）に、エッチング液
やエッチャーには腐食されない材料からなるエッチング
ストッパ層（図示せず）を介在させるようにしても良
い。
られた導電性材料５をその全域に亙ってエッチバック
し、最終的には図２（ａ）に示すようにコンタクトホー
ル内部だけに導電性材料５を残すようにし、プラグ６を
形成する。このようにしてＳｉ基板１上に、例えばタン
グステンからなるプラグが形成されたならば、次に、層
間膜１２およびプラグ用導電性材料５に対してはエッチ
ング速度が小さい反面、層間膜１３に対してはエッチン
グ速度を大きくするようなエッチャーまたはエッチング
液を用いて層間膜１３とプラグ６をエッチングする。こ
の結果、エッチング速度差により、図２（ｂ）に示すよ
うに、導電性材料５の一部が層間膜１２より上方に突出
した形で残り、プラグ突出部１４が形成される。当然、
このプラグ突出部１４の高さは、層間膜１３形成時点で
の厚さ調整により調整することができる。なお、このプ
ラグ突出部１４の形成にあたっては、図示したエッチン
グ速度の異なる層間膜を積層する方法の外に、層間膜の
間（または層間膜と層間絶縁膜の間）に、エッチング液
やエッチャーには腐食されない材料からなるエッチング
ストッパ層（図示せず）を介在させるようにしても良
い。
【００１６】次に、図２（ｃ）に示すように、プラグ突
出部１４および層間膜１２の上に、バリアメタル９とＡ
ｌなどの配線材料８を、スパッタリングまたはＣＶＤに
よって堆積する。この結果、プラグ突出部１４に対応し
てバリアメタル９および配線材料８は凸状に突き出す形
になる。そして、これに続いて配線材料８の層の上にレ
ジストを全面塗布し、これを露光・現像して、配線パタ
ーンに対応した位置にレジスト７を残す。なお、この実
施例において、目標とする配線パターンは、コンタクト
ホール（またはプラグ６）の径にほぼ等しい幅を持ち、
プラグ突出部１４上で図２（ｃ）の紙面に対し垂直方向
に延びているものとする。従って、配線材料８上に載置
されるレジスト７は、コンタクトホール径とほぼ等しい
幅寸法を有することになる。
出部１４および層間膜１２の上に、バリアメタル９とＡ
ｌなどの配線材料８を、スパッタリングまたはＣＶＤに
よって堆積する。この結果、プラグ突出部１４に対応し
てバリアメタル９および配線材料８は凸状に突き出す形
になる。そして、これに続いて配線材料８の層の上にレ
ジストを全面塗布し、これを露光・現像して、配線パタ
ーンに対応した位置にレジスト７を残す。なお、この実
施例において、目標とする配線パターンは、コンタクト
ホール（またはプラグ６）の径にほぼ等しい幅を持ち、
プラグ突出部１４上で図２（ｃ）の紙面に対し垂直方向
に延びているものとする。従って、配線材料８上に載置
されるレジスト７は、コンタクトホール径とほぼ等しい
幅寸法を有することになる。
【００１７】このようにしてレジストパターニングが完
了したならば、次にＲＩＥによって、レジスト７によっ
て被覆されない部分の配線材料８およびバリアメタル９
をエッチングする。このエッチング過程において、プラ
グ突出部１４の上部には配線１０が、また側方には、図
３（ａ）に示すように配線材料８およびバリアメタル９
からなるサイドウォール１５がそれぞれ形成される。こ
れにより、プラグ６とコンタクトホール側壁４ａの境界
面はサイドウォール１５によって覆われることとなり、
エッチングの上記境界面内への進入が防止されスリット
発生を回避できるようになる。
了したならば、次にＲＩＥによって、レジスト７によっ
て被覆されない部分の配線材料８およびバリアメタル９
をエッチングする。このエッチング過程において、プラ
グ突出部１４の上部には配線１０が、また側方には、図
３（ａ）に示すように配線材料８およびバリアメタル９
からなるサイドウォール１５がそれぞれ形成される。こ
れにより、プラグ６とコンタクトホール側壁４ａの境界
面はサイドウォール１５によって覆われることとなり、
エッチングの上記境界面内への進入が防止されスリット
発生を回避できるようになる。
【００１８】図３（ａ）は、プラグ６とレジスト７との
間にずれがない場合において、形成される配線パターン
断面を示したものであるが、図３（ｂ）に示すように、
レジスト７がプラグ６より若干ずれた位置に形成された
場合の配線パターン形態を説明する。この場合、図３
（ｃ）に示すように、プラグ突出部１４は部分的にオー
バーエッチングされることがあり、その上面は段付き状
態となってしまうが、依然としてプラグ突出部１４の一
方の側面にはサイドウォール１５が形成される。したが
って、プラグ６とコンタクトホール側壁４ａの境界面
に、エッチングによるスリットは生じなく、また図示す
るように段付き部１６ができても、これまでのような凹
部のスリットは生じない。なお、このような積層構造
は、プラグ突出部１４の他方の側壁においてもバリアメ
タル９とプラグ６とが接触し合うため、十分な電気的接
触が得られ、これまでの配線ズレに見られたような接触
抵抗の低下や電流の集中が回避されるというメリットが
ある。
間にずれがない場合において、形成される配線パターン
断面を示したものであるが、図３（ｂ）に示すように、
レジスト７がプラグ６より若干ずれた位置に形成された
場合の配線パターン形態を説明する。この場合、図３
（ｃ）に示すように、プラグ突出部１４は部分的にオー
バーエッチングされることがあり、その上面は段付き状
態となってしまうが、依然としてプラグ突出部１４の一
方の側面にはサイドウォール１５が形成される。したが
って、プラグ６とコンタクトホール側壁４ａの境界面
に、エッチングによるスリットは生じなく、また図示す
るように段付き部１６ができても、これまでのような凹
部のスリットは生じない。なお、このような積層構造
は、プラグ突出部１４の他方の側壁においてもバリアメ
タル９とプラグ６とが接触し合うため、十分な電気的接
触が得られ、これまでの配線ズレに見られたような接触
抵抗の低下や電流の集中が回避されるというメリットが
ある。
【００１９】上述した製造方法は、コンタクトホール径
と異なる幅の配線パターンを形成する場合にも有効であ
る。図４は、コンタクトホール径よりも小さな配線パタ
ーンを形成する過程を示すものである。この場合、図４
（ａ）に示すように、配線材料８の突出部分に小幅のレ
ジスト７をパターニングし、同様にＲＩＥしても、同図
（ｂ）に示すように、プラグ突出部１４側壁には同様に
サイドウォール１５が形成されるため、コンタクトホー
ル側壁４ａとプラグ６との境界面にはスリットができな
い。
と異なる幅の配線パターンを形成する場合にも有効であ
る。図４は、コンタクトホール径よりも小さな配線パタ
ーンを形成する過程を示すものである。この場合、図４
（ａ）に示すように、配線材料８の突出部分に小幅のレ
ジスト７をパターニングし、同様にＲＩＥしても、同図
（ｂ）に示すように、プラグ突出部１４側壁には同様に
サイドウォール１５が形成されるため、コンタクトホー
ル側壁４ａとプラグ６との境界面にはスリットができな
い。
【００２０】以上、プラグの一部をその層間膜１２より
突出させることにより、その後の配線パターン形成のた
めのエッチングにおいてサイドウォール１５が形成され
る製造方法について説明してきたが、配線材料を被覆さ
せるに先立って、予めサイドウォールを形成するように
しても良い。図５は、その製造過程を示すものであっ
て、まず図５（ａ）のように、前述した製造方法により
プラグ突出部１４を形成した後、更にこの上にＡｌ等の
導電性材料またはＳｉＯ2系の絶縁材料からなる被覆膜
１６をＣＶＤ、またはスパッタリングで形成する。次い
で、この被覆膜１６全体をエッチバックして、同図
（ｂ）に示すようにサイドウォール１７をプラグ突出部
１４の周囲に形成し、スリット発生対策とするのであ
る。なお、この製造方法においては、被覆膜１６に導電
性材料を用いた場合、コンタクト上部の導通部分の径が
増大することにもなり、プラグと配線のためのレジスト
パターンとの合わせマージンが拡大し、上述したような
位置ずれの可能性が低められる。また、プラグの材料に
導電性の膜を選択的に堆積できるならば、同図（ｃ）の
ようにプラグ突出部１４の周囲に導電性膜１８を形成
し、これをスリット発生防止用膜としても良い。
突出させることにより、その後の配線パターン形成のた
めのエッチングにおいてサイドウォール１５が形成され
る製造方法について説明してきたが、配線材料を被覆さ
せるに先立って、予めサイドウォールを形成するように
しても良い。図５は、その製造過程を示すものであっ
て、まず図５（ａ）のように、前述した製造方法により
プラグ突出部１４を形成した後、更にこの上にＡｌ等の
導電性材料またはＳｉＯ2系の絶縁材料からなる被覆膜
１６をＣＶＤ、またはスパッタリングで形成する。次い
で、この被覆膜１６全体をエッチバックして、同図
（ｂ）に示すようにサイドウォール１７をプラグ突出部
１４の周囲に形成し、スリット発生対策とするのであ
る。なお、この製造方法においては、被覆膜１６に導電
性材料を用いた場合、コンタクト上部の導通部分の径が
増大することにもなり、プラグと配線のためのレジスト
パターンとの合わせマージンが拡大し、上述したような
位置ずれの可能性が低められる。また、プラグの材料に
導電性の膜を選択的に堆積できるならば、同図（ｃ）の
ようにプラグ突出部１４の周囲に導電性膜１８を形成
し、これをスリット発生防止用膜としても良い。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
プラグ形成後、プラグの上部が層間膜より部分的に突出
するように層間膜を部分的にエッチングすることによ
り、プラグ突出部周りにサイドウォールを形成すること
ができ、配線パターン形成時のスリット発生を防止する
ことができる。これにより配線パターン形成のためのレ
ジストの合せずれマージンを拡大でき、生産性を向上さ
せることができる。また、これまでスリット発生防止策
として、プラグ径よりも大きな幅の配線パターンを用い
てコンタクトホール境界面を保護しなければならなかっ
たのに対し、サイドウォールにより配線幅をコンタクト
ホール径と同じか、あるいはそれ以下にすることでき、
パターンの微細化を促進することができる。
プラグ形成後、プラグの上部が層間膜より部分的に突出
するように層間膜を部分的にエッチングすることによ
り、プラグ突出部周りにサイドウォールを形成すること
ができ、配線パターン形成時のスリット発生を防止する
ことができる。これにより配線パターン形成のためのレ
ジストの合せずれマージンを拡大でき、生産性を向上さ
せることができる。また、これまでスリット発生防止策
として、プラグ径よりも大きな幅の配線パターンを用い
てコンタクトホール境界面を保護しなければならなかっ
たのに対し、サイドウォールにより配線幅をコンタクト
ホール径と同じか、あるいはそれ以下にすることでき、
パターンの微細化を促進することができる。
【図１】 本発明による半導体装置製造過程を順に示
し、プラグ用導電性材料埋め込み工程までを示した図で
ある。
し、プラグ用導電性材料埋め込み工程までを示した図で
ある。
【図２】 図１に続く製造過程を順に示し、配線パター
ン形成のためのレジストパターニング工程までを示した
図である。
ン形成のためのレジストパターニング工程までを示した
図である。
【図３】 図２に続く製造過程を順に示し、（ａ）に形
成された配線パターンを、（ｂ）にレジストパターニン
グがずれた状態、（ｃ）に（ｂ）に対応する配線パター
ン形態をそれぞれ示した図である。
成された配線パターンを、（ｂ）にレジストパターニン
グがずれた状態、（ｃ）に（ｂ）に対応する配線パター
ン形態をそれぞれ示した図である。
【図４】 図２（ｃ）および図３（ａ）に対応する別の
製造過程を示し、コンタクトホール径よりも配線幅が小
さい場合のレジストパターニングおよび配線パターンを
示した図である。
製造過程を示し、コンタクトホール径よりも配線幅が小
さい場合のレジストパターニングおよび配線パターンを
示した図である。
【図５】 図２（ｂ）に続く別の製造過程を示し、
（ａ）はサイドウォール用膜を堆積した状態、（ｂ）は
（ａ）によって形成されたサイドウォール、（ｃ）はサ
イドウォールの代わりにスリット防止膜を形成した状態
をそれぞれ示した図である。
（ａ）はサイドウォール用膜を堆積した状態、（ｂ）は
（ａ）によって形成されたサイドウォール、（ｃ）はサ
イドウォールの代わりにスリット防止膜を形成した状態
をそれぞれ示した図である。
【図６】 従来の半導体装置製造過程を順に示し、プラ
グ用導電性材料埋め込み工程までを示した図である。
グ用導電性材料埋め込み工程までを示した図である。
【図７】 図６に続く製造過程を順に示し、配線パター
ン形成工程までを示した図である。
ン形成工程までを示した図である。
【図８】 図７（ｂ）、（ｃ）に対応し、（ａ）にレジ
ストパターニングがずれた状態、（ｂ）および（ｃ）に
その時形成される配線パターン形態例をそれぞれ示した
図である。
ストパターニングがずれた状態、（ｂ）および（ｃ）に
その時形成される配線パターン形態例をそれぞれ示した
図である。
１…Ｓｉ基板（または下層配線） ２…層間絶縁膜 ３，７…レジスト ４…コンタクトホール ５…導電性材料 ６…プラグ ８…配線材料 ９…バリアメタル １０…配線 １１…スリット １２…エッチング速度の小さな層間膜 １３…エッチング速度の大きな層間膜 １４…プラグ突出部 １５，１７…サイドウォール １６…段付き部 １８…導電性膜
Claims (4)
- 【請求項１】 半導体基板上または下層配線上に形成さ
れた層間膜にコンタクトホールを形成し、前記コンタク
トホール内に導電性材料を埋め込んでプラグを形成し、
前記プラグ上に配線材料を堆積し、部分エッチングして
配線パターンをプラグ上に形成する半導体装置の製造方
法において、 前記プラグ形成後、プラグ上への配線材料堆積に先立っ
て、プラグが前記層間膜より部分的に突出するように前
記層間膜を部分的にエッチングする工程を有することを
特徴とする半導体装置の製造方法。 - 【請求項２】 前記層間膜は、エッチング速度の異なる
複数層の層間膜からなり、最上層に位置する層間膜は、
それよりも下方に位置する層間膜よりも大きなエッチン
グ速度を有することを特徴とする請求項１に記載の半導
体装置の製造方法。 - 【請求項３】 前記層間膜の間には、それよりも下方へ
のエッチングを阻止するエッチングストッパ層が介挿さ
れることを特徴とする請求項１に記載の半導体装置の製
造方法。 - 【請求項４】 層間膜に設けたコンタクトホール内に導
電性材料を埋設してプラグを形成し、このプラグ上に配
線パターンを形成した半導体装置において、上記プラグ
の上端部は上記層間膜より突出しているとともにこの突
出部分にサイドウォールが形成されたことを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14717294A JPH07335757A (ja) | 1994-06-06 | 1994-06-06 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14717294A JPH07335757A (ja) | 1994-06-06 | 1994-06-06 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07335757A true JPH07335757A (ja) | 1995-12-22 |
Family
ID=15424216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14717294A Pending JPH07335757A (ja) | 1994-06-06 | 1994-06-06 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07335757A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6040627A (en) * | 1997-04-17 | 2000-03-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing semiconductor device |
| JP2002353117A (ja) * | 2001-05-28 | 2002-12-06 | Nec Corp | 半導体装置の製造方法 |
| KR100815186B1 (ko) * | 2006-09-11 | 2008-03-19 | 주식회사 하이닉스반도체 | 돌출형상의 텅스텐플러그를 구비한 반도체소자의 제조 방법 |
| JP2009054941A (ja) * | 2007-08-29 | 2009-03-12 | Toshiba Corp | 半導体装置及び半導体記憶装置 |
| JP2015046623A (ja) * | 2014-11-04 | 2015-03-12 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法、及び、半導体装置 |
-
1994
- 1994-06-06 JP JP14717294A patent/JPH07335757A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7615494B2 (en) | 2006-09-11 | 2009-11-10 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device including plug |
| JP2009054941A (ja) * | 2007-08-29 | 2009-03-12 | Toshiba Corp | 半導体装置及び半導体記憶装置 |
| US8350387B2 (en) | 2007-08-29 | 2013-01-08 | Kabushiki Kaisha Toshiba | Semiconductor device and semiconductor storage device |
| JP2015046623A (ja) * | 2014-11-04 | 2015-03-12 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法、及び、半導体装置 |
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