JPH118249A - 配線の製法 - Google Patents
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- JPH118249A JPH118249A JP9159557A JP15955797A JPH118249A JP H118249 A JPH118249 A JP H118249A JP 9159557 A JP9159557 A JP 9159557A JP 15955797 A JP15955797 A JP 15955797A JP H118249 A JPH118249 A JP H118249A
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- Power Engineering (AREA)
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Abstract
(57)【要約】
【課題】半導体集積回路の電極メタルが薄くなったりク
ラックを起こしたり、エラーやショートを引き起こさな
い配線の製法を提供することを目的とする。 【解決手段】基板１上に絶縁膜２を形成する工程と、絶
縁膜２上にフォトレジスト膜５を形成する工程と、複数
回露光、現像を行うことによりフォトレジスト膜５が除
去された部分の断面形状が表面に向かってテーパー状に
なるようにフォトレジスト膜５を加工する工程と、フォ
トレジスト膜５をマスクとして、ＲＩＥにより絶縁膜２
を基板１が露出するまでエッチングするこにより絶縁膜
２がエッチングされた部分における絶縁膜２の断面形状
が表面に向かって広がるようなテーパー状になるように
開口部を形成する工程と、フォトレジスト膜５を除去す
る工程と、前記開口部を覆い、かつ基板１に接するよう
にパタン加工されたバンプ用導電膜７を形成する工程と
を用いる。
ラックを起こしたり、エラーやショートを引き起こさな
い配線の製法を提供することを目的とする。 【解決手段】基板１上に絶縁膜２を形成する工程と、絶
縁膜２上にフォトレジスト膜５を形成する工程と、複数
回露光、現像を行うことによりフォトレジスト膜５が除
去された部分の断面形状が表面に向かってテーパー状に
なるようにフォトレジスト膜５を加工する工程と、フォ
トレジスト膜５をマスクとして、ＲＩＥにより絶縁膜２
を基板１が露出するまでエッチングするこにより絶縁膜
２がエッチングされた部分における絶縁膜２の断面形状
が表面に向かって広がるようなテーパー状になるように
開口部を形成する工程と、フォトレジスト膜５を除去す
る工程と、前記開口部を覆い、かつ基板１に接するよう
にパタン加工されたバンプ用導電膜７を形成する工程と
を用いる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＧａＡｓやＳｉを
用いた通信用ＩＣやＭＭＩＣ等の半導体集積回路の配線
の製法に関するものである。
用いた通信用ＩＣやＭＭＩＣ等の半導体集積回路の配線
の製法に関するものである。
【０００２】
【従来の技術】ＧａＡｓやＳｉを用いた通信用ＩＣやＭ
ＭＩＣ等の半導体集積回路においては、回路性能の向
上、集積規模の増加などとともに、回路の実装方法とし
て、従来のワイヤーボンディング法に代わり、バンプ法
ないしマイクロバンプ法が多く用いられるようになって
きている。これは、ワイヤーボンディング法では、線路
としての損失が大きいこと、また空間的な配置にも制約
があるためである。バンプ法は、損失が少なく、空間的
な配置の自由性に優れており、ベアーチップ実装にも用
いられている。
ＭＩＣ等の半導体集積回路においては、回路性能の向
上、集積規模の増加などとともに、回路の実装方法とし
て、従来のワイヤーボンディング法に代わり、バンプ法
ないしマイクロバンプ法が多く用いられるようになって
きている。これは、ワイヤーボンディング法では、線路
としての損失が大きいこと、また空間的な配置にも制約
があるためである。バンプ法は、損失が少なく、空間的
な配置の自由性に優れており、ベアーチップ実装にも用
いられている。
【０００３】一方、半導体集積回路でのもうひとつの手
法として、ポリイミドなどの有機系厚膜絶縁層間膜を利
用した多層配線技術が用いられている。同技術は、回路
・配線設計の自由度の向上、配線容量の低減、配線イン
ピーダンスの最適化、グランドの強化など多くの面で、
高速・高周波の回路性能の向上に役だっている。
法として、ポリイミドなどの有機系厚膜絶縁層間膜を利
用した多層配線技術が用いられている。同技術は、回路
・配線設計の自由度の向上、配線容量の低減、配線イン
ピーダンスの最適化、グランドの強化など多くの面で、
高速・高周波の回路性能の向上に役だっている。
【０００４】図４は従来のバンプ用電極の構造を示した
断面図である。図に示すように、基板１の上に絶縁膜２
を積層し、絶縁膜２に開けたスルーホール部に導電膜３
を被覆し、バンプメタル４を挿入している。
断面図である。図に示すように、基板１の上に絶縁膜２
を積層し、絶縁膜２に開けたスルーホール部に導電膜３
を被覆し、バンプメタル４を挿入している。
【０００５】
【発明が解決しようとする課題】しかし、このような従
来の電極配線の製法においては、図４に示すように基板
１へのスルーホール部の断面形状が直立しており、この
ため、導電膜３がスルーホール側壁部に付着しにくく、
側壁部では導電膜３の膜厚が薄くなったり、折れ曲がる
角の部分でクラックが入ったりする傾向があった。この
ように、導電膜３が薄くなったりクラックが入ると、バ
ンプメタル４がその部分で下地に浸み込み、エラーやシ
ョートを引き起こすもととなる問題があった。
来の電極配線の製法においては、図４に示すように基板
１へのスルーホール部の断面形状が直立しており、この
ため、導電膜３がスルーホール側壁部に付着しにくく、
側壁部では導電膜３の膜厚が薄くなったり、折れ曲がる
角の部分でクラックが入ったりする傾向があった。この
ように、導電膜３が薄くなったりクラックが入ると、バ
ンプメタル４がその部分で下地に浸み込み、エラーやシ
ョートを引き起こすもととなる問題があった。
【０００６】本発明は上述の課題を解決するためになさ
れたもので、導電膜が薄くなったりクラックを起こすこ
とがなく、エラーやショートを引き起こさない配線の製
法を提供することを目的とする。
れたもので、導電膜が薄くなったりクラックを起こすこ
とがなく、エラーやショートを引き起こさない配線の製
法を提供することを目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するた
め、本発明においては、下層配線が形成された基板上に
絶縁膜を形成する工程と、前記絶縁膜上にフォトレジス
ト膜を形成する工程と、異なる焦点深度及び露光量の組
み合わせを用い複数回露光を行い現像することにより前
記フォトレジストが除去された部分の断面形状が表面に
向かって拡がるようなテーパー状になるように前記フォ
トレジスト膜を加工する工程と、前記フォトレジスト膜
をマスクとして、ＲＩＥにより前記絶縁膜を前記下層配
線が露出するまでエッチングするこにより前記絶縁膜が
エッチングされた部分における前記絶縁膜の断面形状が
表面に向かって広がるようなテーパー状になるように開
口部を形成する工程と、前記フォトレジスト膜を除去す
る工程と、前記開口部を覆い、かつ前記下層配線に接す
るようにパタン加工された導電膜を形成する工程とを用
いる。
め、本発明においては、下層配線が形成された基板上に
絶縁膜を形成する工程と、前記絶縁膜上にフォトレジス
ト膜を形成する工程と、異なる焦点深度及び露光量の組
み合わせを用い複数回露光を行い現像することにより前
記フォトレジストが除去された部分の断面形状が表面に
向かって拡がるようなテーパー状になるように前記フォ
トレジスト膜を加工する工程と、前記フォトレジスト膜
をマスクとして、ＲＩＥにより前記絶縁膜を前記下層配
線が露出するまでエッチングするこにより前記絶縁膜が
エッチングされた部分における前記絶縁膜の断面形状が
表面に向かって広がるようなテーパー状になるように開
口部を形成する工程と、前記フォトレジスト膜を除去す
る工程と、前記開口部を覆い、かつ前記下層配線に接す
るようにパタン加工された導電膜を形成する工程とを用
いる。
【０００８】また、前記パタン加工された導電膜を形成
する工程として、前記基板全面にＷ、ＷＳｉもしくはＷ
ＳｉＮからなる第１の導電膜を形成する工程と、前記第
１の導電膜上に、少なくともＡｕ有する第２の導電膜を
形成する工程と、フォトレジスト膜で前記開口部を覆う
ようなパタンを形成する工程と、前記フォトレジスト膜
をマスクとしてイオンミリング法により前記第２の導電
膜をパタン加工する工程と、前記フォトレジスト膜を除
去する工程と、前記パタン加工された第２の導電膜をマ
スクとしてＲＩＥにより前記第１の導電膜をパタン加工
する工程とを用いる。
する工程として、前記基板全面にＷ、ＷＳｉもしくはＷ
ＳｉＮからなる第１の導電膜を形成する工程と、前記第
１の導電膜上に、少なくともＡｕ有する第２の導電膜を
形成する工程と、フォトレジスト膜で前記開口部を覆う
ようなパタンを形成する工程と、前記フォトレジスト膜
をマスクとしてイオンミリング法により前記第２の導電
膜をパタン加工する工程と、前記フォトレジスト膜を除
去する工程と、前記パタン加工された第２の導電膜をマ
スクとしてＲＩＥにより前記第１の導電膜をパタン加工
する工程とを用いる。
【０００９】また、前記パタン加工された導電膜を形成
する工程として、前記基板全面にＷ、ＷＳｉもしくはＷ
ＳｉＮからなる第３の導電膜を形成する工程と、前記第
３の導電膜上に、少なくともＡｕを有する第４の導電膜
を形成する工程と、前記開口部を残したパタンにフォト
レジスト膜を形成する工程と、前記開口部に前記第３及
び第４の導電膜を種メタルとして電解メッキ法によりＡ
ｕからなる第５の導電膜を形成する工程と、前記フォト
レジスト膜を除去する工程と、前記第５の導電膜をマス
クとしてイオンミリング法により前記第３及び第４の導
電膜をパタン加工する工程とを用いる。
する工程として、前記基板全面にＷ、ＷＳｉもしくはＷ
ＳｉＮからなる第３の導電膜を形成する工程と、前記第
３の導電膜上に、少なくともＡｕを有する第４の導電膜
を形成する工程と、前記開口部を残したパタンにフォト
レジスト膜を形成する工程と、前記開口部に前記第３及
び第４の導電膜を種メタルとして電解メッキ法によりＡ
ｕからなる第５の導電膜を形成する工程と、前記フォト
レジスト膜を除去する工程と、前記第５の導電膜をマス
クとしてイオンミリング法により前記第３及び第４の導
電膜をパタン加工する工程とを用いる。
【００１０】
【発明の実施の形態】図１は、本発明に係る配線の製法
を用いた配線構造の断面図である。図に示すように、下
層配線が形成されている基板１上の絶縁膜２のスルーホ
ール断面をテーパー状とし、該スルーホールに上層配線
のための導電膜３を形成し、バンプメタル４の側壁部で
の付着性を改善し、バンプ特性を改善した構造となって
いる。図２、図３は本発明に係る配線の製法を説明する
断面図である。
を用いた配線構造の断面図である。図に示すように、下
層配線が形成されている基板１上の絶縁膜２のスルーホ
ール断面をテーパー状とし、該スルーホールに上層配線
のための導電膜３を形成し、バンプメタル４の側壁部で
の付着性を改善し、バンプ特性を改善した構造となって
いる。図２、図３は本発明に係る配線の製法を説明する
断面図である。
【００１１】図２（前半）に、まずテーパー付のスルー
ホール形成工程を示す。以下、図に沿って説明する。
ホール形成工程を示す。以下、図に沿って説明する。
【００１２】（ａ）まず、基板１上にポリイミドなどの
絶縁膜２を形成する。
絶縁膜２を形成する。
【００１３】（ｂ）次に、絶縁膜２上にフォトレジスト
膜５を塗布し、露光によりパタン加工を行う。この際、
焦点深度と露光量とを各々変えた複数回の露光を行うこ
とにより、現像後の最終的なレジスト断面形状がテーパ
ー状となるように露光を行う。
膜５を塗布し、露光によりパタン加工を行う。この際、
焦点深度と露光量とを各々変えた複数回の露光を行うこ
とにより、現像後の最終的なレジスト断面形状がテーパ
ー状となるように露光を行う。
【００１４】（ｃ）次に、パタン加工したフォトレジス
ト膜５をマスクとして、ドライエッチング法により、絶
縁膜２をエッチングし、テーパー付のスルーホールを形
成する。この場合のドライエッチングとしては、Ｏ2や
Ｏ2に微量のＣＦ4やＳＦ6などを混合したガスによるＲ
ＩＥが有効であり、フォトレジスト膜５と絶縁膜２のエ
ッチング・レイトにあまり差がないようなエッチング条
件で行うと、フォトレジスト膜５のテーパーが有効に絶
縁膜２に転写される。
ト膜５をマスクとして、ドライエッチング法により、絶
縁膜２をエッチングし、テーパー付のスルーホールを形
成する。この場合のドライエッチングとしては、Ｏ2や
Ｏ2に微量のＣＦ4やＳＦ6などを混合したガスによるＲ
ＩＥが有効であり、フォトレジスト膜５と絶縁膜２のエ
ッチング・レイトにあまり差がないようなエッチング条
件で行うと、フォトレジスト膜５のテーパーが有効に絶
縁膜２に転写される。
【００１５】（ｄ）最後に、マスクレジスト膜５の残り
を有機洗浄などで除去する。
を有機洗浄などで除去する。
【００１６】引続き、図２（後半）にテーパー付スルー
ホールの上への電極メタル形成工程を示す。
ホールの上への電極メタル形成工程を示す。
【００１７】（ｅ）まず、テーパー付のスルーホールの
ある絶縁膜２全面の上に導電膜を付着させる。導電膜の
構成としては、まず下層に、フォトレジスト膜除去時に
ポリイミド等の絶縁膜２が一緒に浸食、除去されないよ
うに、第１の導電膜として、Ｗ系メタル（ＷＳｉやＷＳ
ｉＮなど）６、ないしＴｉ系メタル（ＴｉＮなど）をス
パッター法などにより付着させ、その上に第２の導電膜
として、Ａｕなどからなるバンプ用導電膜７を付着させ
る。この際、Ａｕの下層電極への浸み込みなどを防止す
るため、ＰｔなどのバリヤーメタルをＡｕ層とＷ系メタ
ル６の間に配置するのも効果がある。これらのメタル付
着は電子ビーム法によっても可能ではあるが、基本的に
は、メタルの側壁部への付着性のよいスパッター法をも
ちいる方がよい。
ある絶縁膜２全面の上に導電膜を付着させる。導電膜の
構成としては、まず下層に、フォトレジスト膜除去時に
ポリイミド等の絶縁膜２が一緒に浸食、除去されないよ
うに、第１の導電膜として、Ｗ系メタル（ＷＳｉやＷＳ
ｉＮなど）６、ないしＴｉ系メタル（ＴｉＮなど）をス
パッター法などにより付着させ、その上に第２の導電膜
として、Ａｕなどからなるバンプ用導電膜７を付着させ
る。この際、Ａｕの下層電極への浸み込みなどを防止す
るため、ＰｔなどのバリヤーメタルをＡｕ層とＷ系メタ
ル６の間に配置するのも効果がある。これらのメタル付
着は電子ビーム法によっても可能ではあるが、基本的に
は、メタルの側壁部への付着性のよいスパッター法をも
ちいる方がよい。
【００１８】（ｆ）次に、電極パタンの形状に、マスク
用のフォトレジスト膜８をリソグラフィー技術により形
成する。
用のフォトレジスト膜８をリソグラフィー技術により形
成する。
【００１９】（ｇ）次に、フォトレジスト膜８をマスク
として、イオンミリング法などで、バンプ用導電膜７の
メタルをパタン加工する。この際、下層のＷ系メタル６
は完全に除去しないで、残しておく。
として、イオンミリング法などで、バンプ用導電膜７の
メタルをパタン加工する。この際、下層のＷ系メタル６
は完全に除去しないで、残しておく。
【００２０】（ｈ）次に、フォトレジスト膜８を酸素プ
ラズマ処理や有機洗浄などにより、除去する。
ラズマ処理や有機洗浄などにより、除去する。
【００２１】（ｉ）最後に、絶縁膜２保護用のＷ系メタ
ル６を、バンプ用電極７をマスクとしてＳＦ6を用いた
ＲＩＥなどにより、電極パタン以外の部分について除去
する。
ル６を、バンプ用電極７をマスクとしてＳＦ6を用いた
ＲＩＥなどにより、電極パタン以外の部分について除去
する。
【００２２】このような形成工程により、テーパーのつ
いた開口部にバンプ用電極７を有効に形成できる。
いた開口部にバンプ用電極７を有効に形成できる。
【００２３】引続き、図３（後半）にテーパー付スルー
ホールの上への電極メタルの別の形成工程を示す。
ホールの上への電極メタルの別の形成工程を示す。
【００２４】（ｅ′）まず、テーパー付のスルーホール
のある絶縁膜２全面の上に第３の導電膜９および第４の
伝導膜９′を付着させる。第３の導電膜９としては、基
板１への密着性を高めるためのメタル（Ｗ系やＴｉ系メ
タルなど）を用い、その上に形成する第４の導電膜９′
としては、バンプメタル４へのバリヤーとしてのＰｔな
どを配置し、最表面にはバンプメタル４をメッキ形成す
るための種メタルとしてＡｕなどを用いる。
のある絶縁膜２全面の上に第３の導電膜９および第４の
伝導膜９′を付着させる。第３の導電膜９としては、基
板１への密着性を高めるためのメタル（Ｗ系やＴｉ系メ
タルなど）を用い、その上に形成する第４の導電膜９′
としては、バンプメタル４へのバリヤーとしてのＰｔな
どを配置し、最表面にはバンプメタル４をメッキ形成す
るための種メタルとしてＡｕなどを用いる。
【００２５】（ｆ′）次に、開口部を残した部分に、フ
ォトレジスト膜１０をフォトリソグラフィーで形成す
る。
ォトレジスト膜１０をフォトリソグラフィーで形成す
る。
【００２６】（ｇ′）次に、開口部に電解メッキないし
無電解メッキ法によりＡｕなどの電極メタルをメッキ成
長させ、第５の導電膜１１を形成する。
無電解メッキ法によりＡｕなどの電極メタルをメッキ成
長させ、第５の導電膜１１を形成する。
【００２７】（ｈ′）次に、フォトレジスト膜１０を有
機洗浄などで除去する。
機洗浄などで除去する。
【００２８】（ｉ′）最後に、第５の導電膜１１以外の
部分の第３の導電膜９、第４の導電膜９′を、メッキ成
長させた第５の導電膜１１をマスクとしてミリングなど
で除去する。（この工程を考慮して、第３の導電膜９、
第４の導電膜９′の厚さはあまり厚くしないことが望ま
しい。） このようにすれば、図２（前半）と図３（後半）の工程
で側壁部への付着性の良いバンプ用の導電膜を形成する
ことができる。
部分の第３の導電膜９、第４の導電膜９′を、メッキ成
長させた第５の導電膜１１をマスクとしてミリングなど
で除去する。（この工程を考慮して、第３の導電膜９、
第４の導電膜９′の厚さはあまり厚くしないことが望ま
しい。） このようにすれば、図２（前半）と図３（後半）の工程
で側壁部への付着性の良いバンプ用の導電膜を形成する
ことができる。
【００２９】以上説明したように、本発明では、スルー
ホール断面をテーパー状に形成する方法として、有機絶
縁層間膜にスルーホールを形成する際のフォトレジスト
膜自体に多重露光法を用い、また電極形成時にメッキ法
を用いるなどして有効な電極形成を行い、電極メタルの
側壁部での付着性を改善し、さらに、特性の優れたバン
プ用導電膜を有機絶縁層間膜を用いた多層配線構造上に
形成し、良好な回路実装を実現することができた。これ
により、実装を含めた性能の優れた小形な通信用回路を
提供することができた。
ホール断面をテーパー状に形成する方法として、有機絶
縁層間膜にスルーホールを形成する際のフォトレジスト
膜自体に多重露光法を用い、また電極形成時にメッキ法
を用いるなどして有効な電極形成を行い、電極メタルの
側壁部での付着性を改善し、さらに、特性の優れたバン
プ用導電膜を有機絶縁層間膜を用いた多層配線構造上に
形成し、良好な回路実装を実現することができた。これ
により、実装を含めた性能の優れた小形な通信用回路を
提供することができた。
【００３０】
【発明の効果】以上述べたように、本発明に係る配線の
製法においては、ＧａＡｓやＳｉを用いた通信用ＩＣや
ＭＭＩＣ等の半導体集積回路において、スルーホール断
面をテーパー状に形成することができ、回路性能の向
上、集積規模の増加に適したバンプ実装法を有機絶縁層
間膜を用いた多層配線の上に形成することができる。こ
れにより、実装を含めた性能で優れた回路を実現するこ
とができる。
製法においては、ＧａＡｓやＳｉを用いた通信用ＩＣや
ＭＭＩＣ等の半導体集積回路において、スルーホール断
面をテーパー状に形成することができ、回路性能の向
上、集積規模の増加に適したバンプ実装法を有機絶縁層
間膜を用いた多層配線の上に形成することができる。こ
れにより、実装を含めた性能で優れた回路を実現するこ
とができる。
【図１】本発明に係る配線の製法を用いた配線構造の断
面図である。
面図である。
【図２】本発明に係る配線の製法の形成工程を説明する
断面図である。
断面図である。
【図３】本発明に係る配線の製法の別の形成工程を説明
する断面図である。
する断面図である。
【図４】従来のバンプ用電極の構造を示した断面図であ
る。
る。
１ 基板 ２ 絶縁膜 ３ 導電膜 ４ バンプメタル ５ フォトレジスト膜 ６ Ｗ系メタル（第１の導電膜） ７ バンプ用導電膜（第２の導電膜） ８ フォトレジスト膜 ９ 第３の導電膜 ９′第４の導電膜 １０ フォトレジスト膜 １１ 第５の導電膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 恒次 秀起 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内 (72)発明者 今井 祐記 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内
Claims (3)
- 【請求項１】半導体集積回路の配線の製法において、下
層配線が形成された基板上に、絶縁膜を形成する工程
と、前記絶縁膜上にフォトレジスト膜を形成する工程
と、異なる焦点深度及び露光量の組み合わせを用い複数
回露光を行い現像することにより前記フォトレジスト膜
が除去された部分の断面形状が表面に向かって拡がるよ
うなテーパー状になるように前記フォトレジスト膜を加
工する工程と、前記フォトレジスト膜をマスクとして、
ＲＩＥにより前記絶縁膜を前記下層配線が露出するまで
エッチングするこにより前記絶縁膜がエッチングされた
部分における前記絶縁膜の断面形状が表面に向かって広
がるようなテーパー状になるように開口部を形成する工
程と、前記フォトレジスト膜を除去する工程と、前記開
口部を覆い、かつ前記基板に接するようにパタン加工さ
れた導電膜を形成する工程とを有すること特徴とする配
線の製法。 - 【請求項２】前記パタン加工された導電膜を形成する工
程が、前記基板全面にＷ、ＷＳｉもしくはＷＳｉＮから
なる第１の導電膜を形成する工程と、前記第１の導電膜
上に、少なくともＡｕを有する第２の導電膜を形成する
工程と、フォトレジスト膜で前記開口部を覆うようなパ
タンを形成する工程と、前記フォトレジスト膜をマスク
としてイオンミリング法により前記第２の導電膜をパタ
ン加工する工程と、前記フォトレジスト膜を除去する工
程と、前記パタン加工された第２の導電膜をマスクとし
てＲＩＥにより前記第１の導電膜をパタン加工する工程
とを有することを特徴とする請求項１に記載の配線の製
法。 - 【請求項３】前記パタン加工された導電膜を形成する工
程が、前記基板全面にＷ、ＷＳｉもしくはＷＳｉＮから
なる第３の導電膜を形成する工程と、前記第３の導電膜
上に、少なくともＡｕを有する第４の導電膜を形成する
工程と、前記開口部を残したパタンにフォトレジスト膜
を形成する工程と、前記開口部に前記第３及び第４の導
電膜を種メタルとして電解メッキ法によりＡｕからなる
第５の導電膜を形成する工程と、前記フォトレジスト膜
を除去する工程と、前記第５の導電膜をマスクとしてイ
オンミリング法により前記第３及び第４の導電膜をパタ
ン加工する工程とを有することを特徴とする請求項１に
記載の配線の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9159557A JPH118249A (ja) | 1997-06-17 | 1997-06-17 | 配線の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9159557A JPH118249A (ja) | 1997-06-17 | 1997-06-17 | 配線の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH118249A true JPH118249A (ja) | 1999-01-12 |
Family
ID=15696349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9159557A Pending JPH118249A (ja) | 1997-06-17 | 1997-06-17 | 配線の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH118249A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100361297C (zh) * | 2004-03-03 | 2008-01-09 | 友达光电股份有限公司 | 薄膜晶体管基板及制造方法 |
| WO2009057614A1 (ja) * | 2007-10-31 | 2009-05-07 | Nec Corporation | 電子装置及びその製造方法、並びに実装基板 |
| JP2009543334A (ja) * | 2006-06-30 | 2009-12-03 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 位置合せおよびフィーチャの成形に対してフレキシビリティが向上したナノインプリント技術 |
| JP2012074487A (ja) * | 2010-09-28 | 2012-04-12 | Toppan Printing Co Ltd | 半導体パッケージの製造方法 |
| CN108039323A (zh) * | 2017-12-13 | 2018-05-15 | 武汉新芯集成电路制造有限公司 | 浮栅型闪存的制作方法及集成电路 |
-
1997
- 1997-06-17 JP JP9159557A patent/JPH118249A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2012074487A (ja) * | 2010-09-28 | 2012-04-12 | Toppan Printing Co Ltd | 半導体パッケージの製造方法 |
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