KR20010033664A - 비어 충전과 금속선 패터닝을 상호 접속하기 위한 단일단계의 전기도금 공정 - Google Patents
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Abstract
반도체 기판 상에 비어 충전과 금속선 형성을 상호 접속하기 위한 단일 단계의 전기도금 공정이 개시된다. 상기 공정에서, 배리어층이 적어도 하나의 비어를 가지는 기판 표면상에 형성되고(82), 전도층이 배리어층 상에 형성된다(83). 다음으로, 포토레지스트 층이 상기 전도층 위에 인가되어서 패터닝 된다(84). 비어 플러그 및 금속선들이 전기도금 공정을 이용하여 상기 기판 상에 동시에 디포지션된다(85). 전기도금 공정이 완료된 후, 상기 디포지션된 금속선들 사이의 포토레지스트(86) 및 전도층이 제거된다(87). 상기 공정은 전통적인 반도체 제조 기법에 의한 금속의 디포지션 및 패터닝과 관련된 어려움은 방지하는 한편, 단순하고, 경제적이며, 제어가 용이한 금속 상호 접속 시스템의 형성 수단을 제공한다.
Description
집적회로는, 트랜지스터, 캐패시터 및 레지스터들과 같은 수많은 능동 및 수동소자들을 포함하고 전형적으로 실리콘으로 형성되는 기판으로부터 시작해서 일반적으로 제조된다. 이러한 소자들은 처음에는 서로 분리되나, 나중에는 기능적인 회로들을 형성하기 위해서 함께 상호 접속된다. 상호 접속(interconnect)은 전형적으로 기판에 형성된 다양한 능동 및 수단 소자들을 연결하는 금속선을 포함한다. 또, 상호 접속은 이러한 상호 접속 시스템 내에서 다양한 금속선 층들을 연결하는 비어(via)들도 포함한다. 이러한 소자들의 상호 접속의 품질은 제조된 집적회로의 성능 및 신뢰성에 대단히 영향을 준다. 상호 접속에 의해 상기 소자들을 연결하는 공정은 금속화(metallization)로서 알려져 있다. 현재의 반도체 제조공정은 상호 접속을 위한 금속으로서 알루미늄을 전형적으로 이용한다. 알루미늄은, 예를 들어, 반도체 기판 상에서의 용이한 디포지션(deposition) 및 패터닝(patterning)의 관점에서 볼 때, 구리, 금 및 은과 같은 다른 금속보다 우수하다. 그러나, 알루미늄은 상술한 다른 금속에 비해서 낮은 전도성과 불량한 일렉트로 마이그레이션 특성을 가지기 때문에, 상호 접속을 위한 이상적인 금속은 아니다.
개선된 제조 기법에 의해 반도체 소자의 사이즈가 줄어들고 이들 소자들의 처리 속도가 보다 빨라지기 때문에, 상호 접속 금속의 전도성이 금속화에 매우 바람직한 구리와 같은 금속을 만드는데 있어서 중요하게 되었다. 상호 접속의 전도성은 상호 접속의 폭이 서브-하프-미크론(sub-half-micron) 범위 내인 ULSI 제조 분야에서 더욱 중요하게 되었다. 따라서, 구리와 같이 높은 전도성을 가진 금속들이 상호 접속 시스템에서 매우 바람직하게 되었다. "상감(damascene)"으로 알려진 구리를 이용하는 일 공정은, 패턴화 된 비어들 및 산화물 트렌치들을 형성하기 위해서 기판 표면에 디포지션된 실리콘 산화물과 같은 유전층을 식각하는 것을 포함한다. 다음으로 구리는 스퍼터링(sputtering) 또는 전기도금(electroplating)에 의해 패턴화 된 비어들 및 산화물 트렌치들 내로 디포지션 된다. 원치 않는 구리 디포지션은 종래의 화학적-기계적 연마(CMP) 방법을 이용하여 기판 표면으로부터 제거된다. 그러나, 이런 공정은 매우 복잡할 뿐만 아니라 용이하게 제어되지도 않는다.
상기 상감 공정과 비슷한 공정에서 구리는 전기도금에 의해 디포지션 된다. 금속 디포지션을 위해 전기도금을 이용하면 부족 분이 생긴다. 예를 들어, 구리는 아래에 놓이고 인접한 유전층 내로 확산되어서, 그 결과 일반적으로 결함이 있는 제조 회로를 낳는 경향이 있다. 그래서, 전형적으로, 티타늄-질화물과 같은 화합물을 이용하는 배리어층이 이러한 확산을 막기 위해서 기판 상에 형성될 필요가 있다. 불행하게도, 구리는 전기도금 동안 배리어층에 잘 부착하지 않아서, 결과적으로 불량한 상호 접속을 낳는다. 상호 접속이 서브-하프-미크론 범위 내의 폭을 가지는 ULSI 제조에 있어서, 이러한 불량한 부착은 제조된 집적회로에 대해서 항상 치명적인 결함을 낳는다.
따라서, 산업계는 상기 문제를 해결하기 위해서 많은 구리 전해질 용액으로 전환하였으며, 유망한 용액에는 염기용액인 구리 시안화물이 있다. 그러나, 염기용액인 구리 사인화물이 산성용액과 우연히 접촉하면, 높은 독성의 시안 가스 부산물이 형성된다. 그래서, 염기용액인 구리 시안화물의 사용은 안전성의 이유로 제조 시에 상당히 꺼려진다. 따라서, 상기 단점을 극복하고 간단하고, 경제적이며 용이하게 제어 가능한, 상호 접속 시스템에서의 높은 전도성을 가지는 바람직한 금속을 이용하여 금속화 공정을 제공하는 것이 바람직하다.
본 발명은 일반적으로 상호 접속 시스템(interconnect system)의 제조에 관한 것이다. 특히, 본 발명은 상호 접속 시스템에서 비어 플러그(via plug) 및 금속선(metal line)의 제조에 관한 것이다.
도 1은 기판 표면상에 형성된 배리어층 및 전도층을 가지는 비어-패턴된(via-patterned) 기판의 단면도.
도 2는 현상 및 고정된 포토레지스트를 가진 기판의 단면도.
도 3은 비어 플러그 및 금속선들을 형성하기 위해서 디포지션된 금속을 가진 기판의 단면도.
도 4는 포토레지스트가 벗겨진 후 비어 플러그 및 금속선들을 가진 기판의 단면도.
도 5는 전도층 및 배리어층이 제거된 후에 비어 플러그 및 금속선들을 가진 기판의 단면도.
도 6은 비어 플러그 및 금속선들 상에 형성된 최적의 확산 배리층을 가진 기판의 단면도.
도 7a는 확산 배리어층이 없는 IC 부분을 도시하는, 본 발명의 공정에 의해 형성된 집적회로(IC)의 일 부분의 단면도.
도 7b는 확산 배리어층을 가진 IC 부분을 도시하는, 본 발명의 공정에 의해 형성된 집적회로(IC)의 일 부분의 단면도.
도 8은 본 발명에 따른 공정의 일 실시예의 단계들을 설명하는 흐름도.
요약
본 발명은 상호 접속 시스템을 형성하는 방법을 제공한다. 배리어층이 적어도 하나의 비어를 가지는 기판 표면상에 형성된다. 전도층이 상기 배리어층 상에 형성된다. 포토레지스트 층이 상기 전도층 상에 형성된다. 포토레지스트 층이 패턴된다. 금속 비어 플러그가 금속은 적어도 하나의 비어 상에 형성된다. 금속선이 상기 금속 비어 플러그 상에 형성된다. 포토레지스트 층이 제거된다. 금속선에 의해 덮여지지 않은 전도층이 제거된다.
본 발명의 특징, 양상 및 이점들은 다음의 상세한 설명, 첨부한 도면들로부터 분명해질 것이다.
보다 상세한 설명 및 실시예들이 뒤따르는 이하의 설명은 본 발명의 이해를 돕기 위해 제시된다. 그러나, 상기 특정의 설명 및 실시예들은 본 발명의 범위를 제한하는 것은 아니며, 당업자라면 본 발명이 이러한 특정 설명 및 실시예들 없이도 실시될 수 있음을 알 수 있을 것이다. 일부 예들에서, 종래의 구조, 공정 및 방법들이 본 발명의 불필요한 불명확성을 피하기 위해서 예시되지 않았다.
도 1은, (본 발명의 본 실시예에서는 산화물인) 유전층(3)이 디포지션 되고 표준 비어 패터닝 방법을 이용하여 비어-패턴된 반도체 기판(1)을 도시한다. 비어(4)가 유전층(3) 내에 형성된다. 전도층 또는 절연물을 포함하는 얇은 배리어층(5)은 유전층(3) 상에 형성된다. 또한, 배리어층(5)은 비어들(4)과 비어(4)의 저부면(22)을 규정하는 벽(20)을 덮는다. 배리어층(5)은 나중에 각각의 비어(4)에 디포지션 되는 금속선(11)이 아래에 있고 인접한 유전층(3) 내로 확산되는 것을 방지한다. 유전층(3) 내로의 금속의 확산은 제조된 집적회로에 결함을 일으킬 수 있다.
전형적으로 배리어층(5)의 두께는 디포지션 될 금속층과 금속화 공정이 이용되는 조건에 의존한다. 예로서, 구리의 경우에는, 전형적으로 15∼30nm의 배리어층 두께가 확산을 방지하는데 충분하다. 예를 들어, 배리어층(5)이 전도성 물질을 포함한다면, 배리어층(5)으로 적절한 전도성 물질들은 티타늄 질화물 또는 탄티륨(tantilum) 일 것이다. 본 분야의 기술자들은 절연물이 배리어층(5)에 사용될 수 있다는 것을 알 것이다. 이 경우에, 배리어층은 상기 공정의 끝에서 비어들(4)로부터 제거되어서, 배리어층(5)이 비어(4)를 통한 전류 전도를 저지하거나 인터페이스 되지 않는다. 배리어층(5)을 제조할 수 있는 절연물의 일 예는 실리콘 질화물이다.
다음으로, 얇은 전도층(7)이 배리어층(5) 상에 디포지션 된다. 이 층은 금속선(30) 상의 금속(11)(도 3) 및 비어 플러그(32) 상의 비어(4)(도 3)를 형성하기 위해 이용되는 전기도금 공정에서 이용되는 전기전류를 전도한다. 금속(11)을 디포지션 하기 위해 이용되는 전기도금 공정은 이 부분의 후반에 보다 상술된다. 티타늄 화합물과 같은 전도성 물질을 포함하는 배리어층(5)이 전기도금 공정에 이용될 수 있는 전류를 운반할 수 있는 반면, 배리어층(5)은 그렇게 우수한 전도체가 아니며 비 균일한 전류 흐름을 일으킬 수 있다. 비 균일한 전류 흐름은 전기도금 동안 비어 플러그(32)와 금속선(30)의 비 균일한 형성을 일으켜서, 그 결과 제조된 집적 회로의 신뢰성에 악영향을 주는, 금속선(30) 및 비어 플러그(32)의 품질 악화를 일으킨다.
전도층(7)은 전기도금 동안 금속 비어 플러그(32) 및 금속선(30)의 균일한 디포지션을 제공해서 이를 통해 전류가 균일하게 흐르게 한다. 더욱이, 전도층(7)은 기판(1)에 대한 비어 플러그(32) 및 금속선(30)의 개선된 부착을 제공한다. 전도층(7)이 비어(4) 내로 디포지션 될 금속으로써 동일한 금속 또는 동일한 결정 방향을 가진 금속을 포함하는 것이 바람직하다. 예를 들어, 구리가 기판(1)에 대한 상호 접속 금속으로서 사용된다면, 전도층(7)이 구리 또는 예를 들어 니켈과 같은 동일한 결정 방향을 가진 금속을 포함하는 것이 바람직하다. 그러나, 전도층(7)은 바람직한 결과를 달성하기 위해서 다른 금속들을 포함할 수 있다. 다양한 공정들이 전도층(7)을 배리어층(5)에 인가하기 위해서 사용될 수 있다. 이러한 한 공정이 스퍼터링이다. 스퍼터링은 종래에 잘 알려진 디포지션 공정이다.
도 2는, 포토레지스트(9) 층(이하에서는 포토레지스트(9)라 칭함)이 인가되고, 소정의 금속 패턴 마스크를 통해서 빛에 노출되어, 종래에 알려진 포토리소그래피 기법을 이용하여 현상된 후의, 상기 기판에서의 단면도를 도시한다. 포토레지스트(9)가 인가되고 패턴된 후, 포토레지스트(9)는 금속의 디포지션이 바람직하지 않는 영역에 남아 있게 된다. 포토레지스트(9)가 전기적으로 절연물이기 때문에, 포토레지스트(9)는 전도층(7)과 후술할 전기도금 전해액(bath) 사이의 전기 전류의 통과를 방해한다. 그 결과, 상기 포토레지스트가 없는 영역에서만 금속(11)이 디포지션 된다.
전통적으로, ULSI 제조 공정에서, 포지 톤의 포토레지스트(positive tone photoresist)들이 집적회로의 금속화 공정에서 사용된다. 포지 톤의 포토레지스트는 빛에 노출될 때 화학적 변화를 겪는 포토레지스트이다. 빛에 노출된 포토레지스트 부분은 포토레지스트가 현상될 때 현상액에서 씻겨진다. 전통적으로 약 1.5미트론 이상의 금속선 두께와 비어 깊이를 합한 깊이로 포지 톤의 포토레지스트를 빛에 충분히 노출하기가 어렵게 때문에, 포지 톤의 포토레지스트는, 본 발명과 관련하여 이용되는 것과 같이, 비어들을 가지는 기판에는 적절하지 않다. 이것이 현상 동안 포토레지스트 상의 일부분들이 비어에 잔존하게 해서, 전기도금 동안 비어에 금속이 형성되는 것을 방지한다.
본 발명에서는 상기 어려움을 네거티브 톤의 포토레지스트(negative tone photoresist)를 이용하는 것에 의해 피할 수 있다. 네거티브 톤의 포토레지스트는 빛에 노출될 때 화학적 변화를 겪는 레지스트이다. 빛에 노출되지 않았던 포토레지스트 부분들은 포토레지스트가 현상될 때 현상액에서 씻겨진다. 결과적으로, 본 발명에서 네거티브 톤의 포토레지스트를 금속의 디포지션이 바람직하지 않는 영역을 마스크하기 위해 사용될 때는, 이러한 레지스트가 현상 후에 잔존하도록, 금속선이 바람직하지 않는 공간, 즉, 금속선들에 할당된 공간들 사이에 디포지션된 포토레지스트만이 빛에 충분히 노출될 필요가 있다. 금속선들이 바라직하지 않는 공간들에 디포지션된 포토레지스트는 0.5∼0.8 미크론 깊이인 것이 일반적이며, 이러한 깊이에 대한 적절한 빛 통과는 상업적으로 이용 가능한 네거티브 톤의 포토레지스트들과 현재의 포토리소그래피 기술을 이용하여 쉽게 달성될 수 있다.
도 3은 금속 비어 플러그들(32)과 금속선들(30)의 디포지션과 관련된 기판(1)의 단면도를 도시한다. 상기 도에는 2개의 비어 플러그들과 금속선들이 도시되어 있지만, 상기 설명이 모든 비어 플러그 및 금속선들에 동일하게 적용된다고 보고, 이하의 설명은 하나의 비어 플러그 및 하나의 금속선에 초점을 맞춘다. 비어 플러그(32) 및 금속선(30)은 전기도금 공정을 이용함으로써 형성된다. 실시예들을 이용함으로써, pH 6.5∼7.5 범위의 구리 설페이트(copper sulfate) 기반의 용액과 같은 pH가 중성인 구리 기반의 용액이, 구리가 디포지션될 바람직한 금속이라면, 전기도금 전해액으로 이용될 수 있다. 상기 중성 pH 용액이 인가한 포토레지스트(9)를 화학적으로 침범하지 않기 때문에, 중성 pH 용액의 이점은, 포토레지스트 패턴의 보전이 전기도금 공정동안 유지되어서 원치 않는 영역에서의 금속의 디포지션이 금지된다는 것이다. 구리 설페이트 기반의 pH 중성의 전기도금 용액은 일본의 전기도금 엔지니어(EEJA)로부터 상업적으로 이용할 수 있다. 전기도금 공정에서, 전류는 전도층(7)과 (도시하지 않은) 전기도금 셀의 애노드 사이에 인가된다. 상기 전도층(7) 상에 만들어진 음 전하는 전기도금 전해액으로부터의 금속이온이 금속 상태로 줄어들게 해서, 금속(11)이 포토레지스트에 의해 덮여지지 않는 전도층(7) 어딘가에 디포지션 된다. 측벽 상에서의 성장속도는 비어 트렌치(via trench)의 저부 상에서의 성장 속도보다 느리다. 결과적으로, 전기도금 공정은 빈 공간의 형성 없이 기판 비어들을 채울 수 있다.
도 4는 전기도금에 의한 금속(11)의 디포지션 후에 포토레지스트의 제거와 관련한 기판(1)의 단면도를 도시한다. 포토레지스트는 잘 알려진 종래의 습식(wet) 또는 건식(dry) 공정에 의해 전형적으로 제거된다.
도 5는 전도층(7) 및 배리어층(5)이 금속선(30) 주변에서 제거된 기판(1)의 단면도를 도시한다. 이 단계는 금속선들(30) 간에 전기적 쇼트 회로를 방지하기 위해서 중요하다. 서로 공간을 두고 있는 복수의 금속선들(30)은 상술되는 공정에 의해 획득될 수 있다. 선택적인 습식 식각 또는 스퍼터 식각 공정은 기판(1)으로부터 전도층(7) 및 배리어층(5)을 제거하기 위해서 사용될 수 있다. 이러한 공정들은 종래에 잘 알려져 있다. 그러나, 배리어층(5)이 절연물로 구성되는 경우에는, 단지 전도층(7)만이 제거된다.
도 6은 금속선(30) 상에 등각으로 디포지션된 절연물(13)의 박막에 의해 캡슐화된 금속선(30)을 나타내는 기판(1)을 통한 단면도를 도시한다. 절연물(13)은 실시예를 제한하지 않으면 플라즈마 증강의 실리콘 질화물일 수 있다. 실리콘 질화물은 금속선 측벽으로부터 인접한 유전층(3)으로의 금속 확산을 방지하는 확산 배리어층으로서 동작한다.
도 7a 및 7b는 상술한 공정에 의해 제조된 비어 플러그 및 금속선들을 포함하는 집적회로(IC)의 일부분을 도시한다. 도 7a는 확산 배리어층이 없는 IC의 일 부분을 나타낸다. 도 7b는 확산 배리어층(13)을 가진 IC의 일 부분을 나타낸다.
도 8은 본 발명의 일 실시예의 공정을 설명하는 흐름도이다. 블록 81에서, 유전층이 기판 상에 디포지션 되고 비어를 획득하기 위해서 패터닝 된다. 블록 82에서, 배리어층이 기판 상에 형성된다. 블록 83에서, 전도층이 배리어층 상에 형성된다. 블록 84에서, 네거티브 포토레지스트가 전도층 상에 형성되고 그 포토레지스트가 패터닝 된다. 블록 85에서, 전기도금 공정에 의해 금속 비어 플러그가 비어 상에 형성되고 금속선이 금속 비어 플러그 상에 형성된다. 블록 86에서, 포토레지스트가 습식 또는 건식 식각 공정에 의해 제거된다. 블록 87에서, 습식 또는 건식 식각 공정을 이용하여 전도층이 제거된다. 블록 88에서, 확산 배리어층이 전도성 물질 상에 형성된다.
상기 설명에서, 본 발명은 특정 실시예들을 언급하여 설명되었다. 그러나, 다양한 변경 및 변화들이 본 발명의 사상 및 범위를 벗어나지 않고 상기 실시예들로 만들어질 수 있다. 따라서, 본 명세서 및 도면들은 제한적인 의미라기보다는 예시적인 의미로 간주되어야 하며, 본 발명은 첨부하는 청구범위로서만 제한될 것이다.
부록
단일 단계의 비어 충전 및 금속선 패터닝 공정에 대한 원칙의 증명. 이전 금속층은 알루미늄이며, 비어 및 이어지는 층은 구리로 전기도금 되어 있다. 비어 폭은 약 0.5_m인 반면 폭은 1.0_m이다.
Claims (23)
- 상호 접속 시스템(interconnect system)을 형성하는 방법에 있어서,(a) 적어도 하나의 비어(via)를 가지는 기판의 표면상에 배리어층을 형성하는 단계;(b) 상기 배리어층 상에 전도층을 형성하는 단계;(c) 상기 전도층 상에 포토레지스트 층을 형성하고, 상기 포토레지스트 층을 패터닝 하는 단계;(d) 상기 적어도 하나의 비어 상에 금속 비어 플러그(metal via plug)를 형성하고, 상기 금속 비어 플러그 상에 금속선(metal line)을 형성하는 단계;(e) 상기 포토레지스트 층을 제거하는 단계; 및(f) 상기 금속선에 의해 덮어지지 않은 상기 전도층을 제거하는 단계를 포함하는 상호 접속 시스템의 형성방법.
- 제 1 항에 있어서,상기 (c)단계는상기 전도층 상에 네거티브 포토레지스트 층(negative photoresist layer)을 인가하는 단계; 및상기 네거티브 포토레지스트 층을 패터닝 하는 단계를 더 포함하는 상호 접속 시스템의 형성방법.
- 제 1 항에 있어서,상기 (d)단계는,전기도금 공정에 의해 상기 금속 비어 플러그 및 상기 금속선을 형성하는 단계를 더 포함하는 상호 접속 시스템의 형성방법.
- 제 1 항에 있어서,상기 배리어층은 상기 금속 비어 플러그 및 상기 금속선들을 형성하는 금속이 상기 배리어층을 통해서 확산하는 것을 방지하는 물질을 포함하는 상호 접속 시스템의 형성방법.
- 제 4 항에 있어서,상기 배리어층이 티타늄을 함유하는 화합물을 포함하는상호 접속 시스템의 형성방법.
- 제 4 항에 있어서,상기 배리어층이 탄티륨(tantilum)을 함유하는 화합물을 포함하는상호 접속 시스템의 형성방법.
- 제 1 항에 있어서,상기 배리어층이 절연물을 포함하는상호 접속 시스템의 형성방법.
- 제 7 항에 있어서,상기 배리어층이 실리콘 질화물을 함유하는 화합물을 포함하는상호 접속 시스템의 형성방법.
- 제 1 항에 있어서,상기 전도층이 전기도금 가능한 물질인상호 접속 시스템의 형성방법.
- 제 1 항에 있어서,상기 전도층이 구리, 금, 니켈 또는 은을 포함하는 그룹으로부터 선택된 물질인상호 접속 시스템의 형성방법.
- 제 1 항에 있어서,상기 전도층은 전기도금에 의해 디포지션될 물질과 동일한 결정 구조를 가지는 물질인상호 접속 시스템의 형성방법.
- 제 3 항에 있어서,상기 전기도금 공정을 이용하여 물질을 형성하는 상기 단계는,상기 배리어층 및 전도층을 포함하는 상기 기판을 상기 포토레지스트를 화학적으로 침범하지 않는 전기도금 용액에 담그는 단계를 포함하는 상호 접속 시스템의 형성방법.
- 제 12 항에 있어서,상기 전기도금 용액은 6.5∼7.5의 pH 범위를 가지는 구리 설페이트(copper sulfate) 용액을 포함하는 상호 접속 시스템의 형성방법.
- 제 1 항에 있어서,상기 전도층을 제거하는 상기 단계는습식 식각 공정(wet etch process)을 이용하는 것을포함하는 상호 접속 시스템의 형성방법.
- 제 1 항에 있어서,상기 전도층을 제거하는 상기 단계는,건식 식각 공정(dry etch process)을 이용하는 것을포함하는 상호 접속 시스템의 형성방법.
- 제 1 항에 있어서,상기 전도층의 제거 후에, 상기 형성된 전도성 물질 상에 확산 배리어층을 부가하는 단계를 포함하는 상호 접속 시스템의 형성방법.
- 제 16 항에 있어서,상기 확산 배리어층은 실리콘 질화물을 함유하는 화합물인상호 접속 시스템의 형성방법.
- 제 1 항에 있어서,상기 금속 비어 플러그 및 상기 금속선은 구리를 포함하는 상호 접속 시스템의 형성방법.
- 일 공정에 의해 형성된 상호 접속 시스템을 가지는 집적회로에서, 상기 공정은,(a) 적어도 하나의 비어를 가지는 기판의 표면상에 배리어층을 형성하는 단계;(b) 상기 배리어층 상에 전도층을 형성하는 단계;(c) 상기 전도층 상에 포토레지스트 층을 형성하고, 상기 포토레지스트 층을 패터닝 하는 단계;(d) 상기 적어도 하나의 비어 내에 금속 비어 플러그를 형성하고, 상기 금속 비어 플러그 상에 금속선을 형성하는 단계;(e) 상기 포토레지스트 층을 제거하는 단계; 및(f) 상기 금속선에 의해 덮여지지 않은 상기 전도층을 제거하는 단계를 포함하는 집적회로.
- 제 19 항에 있어서,상기 공정은,상기 디포지션된 물질 상에 확산 배리어층을 형성하는단계를 더 포함하는 집적회로.
- 제 19 항에 있어서,상기 배리어층은 티타늄을 함유하는 화합물을 포함하는집적회로.
- 제 19 항에 있어서,상기 전도층은 전기도금 가능한 물질인집적회로.
- 제 22 항에 있어서,전기도금 공정을 이용하여 전도성 물질을 형성하는 상기 단계는6.5∼7.5의 pH 범위를 가지는 구리 설페이트 용액에 상기 배리어층 및 상기 전도층을 가진 상기 기판을 담그는 단계를 포함하는 집적회로.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476409B1 (ko) * | 2002-06-07 | 2005-03-16 | 엘지전자 주식회사 | 인쇄회로기판의 도금방법 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100404649B1 (ko) * | 1998-02-23 | 2003-11-10 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체장치 및 그 제조방법 |
| EP1091024A4 (en) * | 1998-04-30 | 2006-03-22 | Ebara Corp | METHOD AND DEVICE FOR COATING SUBSTRATES |
| US6265075B1 (en) * | 1999-07-20 | 2001-07-24 | International Business Machines Corporation | Circuitized semiconductor structure and method for producing such |
| US6096649A (en) * | 1999-10-25 | 2000-08-01 | Taiwan Semiconductor Manufacturing Company | Top metal and passivation procedures for copper damascene structures |
| US6344125B1 (en) * | 2000-04-06 | 2002-02-05 | International Business Machines Corporation | Pattern-sensitive electrolytic metal plating |
| EP1233450B1 (en) * | 2000-06-30 | 2014-08-27 | Sony Corporation | Semiconductor device and its manufacturing method |
| JP3526548B2 (ja) * | 2000-11-29 | 2004-05-17 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| US7902062B2 (en) * | 2002-11-23 | 2011-03-08 | Infineon Technologies Ag | Electrodepositing a metal in integrated circuit applications |
| US7345350B2 (en) * | 2003-09-23 | 2008-03-18 | Micron Technology, Inc. | Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias |
| US7101792B2 (en) * | 2003-10-09 | 2006-09-05 | Micron Technology, Inc. | Methods of plating via interconnects |
| US7316063B2 (en) * | 2004-01-12 | 2008-01-08 | Micron Technology, Inc. | Methods of fabricating substrates including at least one conductive via |
| US7335536B2 (en) | 2005-09-01 | 2008-02-26 | Texas Instruments Incorporated | Method for fabricating low resistance, low inductance interconnections in high current semiconductor devices |
| TWI288636B (en) | 2005-12-23 | 2007-10-21 | Ind Tech Res Inst | Back massaging device |
| US20070281456A1 (en) * | 2006-05-30 | 2007-12-06 | Hynix Semiconductor Inc. | Method of forming line of semiconductor device |
| US20080003715A1 (en) * | 2006-06-30 | 2008-01-03 | Lee Kevin J | Tapered die-side bumps |
| US20090049414A1 (en) * | 2007-08-16 | 2009-02-19 | International Business Machines Corporation | Method and system for reducing via stub resonance |
| US8168468B2 (en) * | 2008-02-29 | 2012-05-01 | Freescale Semiconductor, Inc. | Method of making a semiconductor device including a bridgeable material |
| US7964965B2 (en) * | 2008-03-31 | 2011-06-21 | Intel Corporation | Forming thick metal interconnect structures for integrated circuits |
| US7629264B2 (en) * | 2008-04-09 | 2009-12-08 | International Business Machines Corporation | Structure and method for hybrid tungsten copper metal contact |
| US7833899B2 (en) * | 2008-06-20 | 2010-11-16 | Intel Corporation | Multi-layer thick metallization structure for a microelectronic device, intergrated circuit containing same, and method of manufacturing an integrated circuit containing same |
| US9034752B2 (en) * | 2013-01-03 | 2015-05-19 | Micron Technology, Inc. | Methods of exposing conductive vias of semiconductor devices and associated structures |
| KR102031908B1 (ko) | 2013-02-06 | 2019-10-14 | 삼성전자주식회사 | 관통 전극을 갖는 반도체 소자 및 그 형성 방법 |
| KR102311084B1 (ko) | 2014-08-07 | 2021-10-12 | 인텔 코포레이션 | 패시브 평면형 디바이스를 갖는 rf 회로 장치 및 패시브 평면형 디바이스를 갖는 rf 회로 시스템 |
| US9324650B2 (en) | 2014-08-15 | 2016-04-26 | International Business Machines Corporation | Interconnect structures with fully aligned vias |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629292Y2 (ja) * | 1987-03-09 | 1994-08-10 | 忠史 植木 | 木造家屋の外回り構造 |
| US5342806A (en) * | 1987-02-02 | 1994-08-30 | Seiko Epson Corporation | Method for fabricating a semiconductor device having a conductor structure with a plated layer |
| US5514622A (en) * | 1994-08-29 | 1996-05-07 | Cypress Semiconductor Corporation | Method for the formation of interconnects and landing pads having a thin, conductive film underlying the plug or an associated contact of via hole |
| JPH08203896A (ja) * | 1995-01-26 | 1996-08-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5677244A (en) * | 1996-05-20 | 1997-10-14 | Motorola, Inc. | Method of alloying an interconnect structure with copper |
Family Cites Families (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3705069A (en) * | 1971-03-05 | 1972-12-05 | Mead Corp | Film splicing device |
| US4016050A (en) * | 1975-05-12 | 1977-04-05 | Bell Telephone Laboratories, Incorporated | Conduction system for thin film and hybrid integrated circuits |
| US4996584A (en) * | 1985-01-31 | 1991-02-26 | Gould, Inc. | Thin-film electrical connections for integrated circuits |
| US5247199A (en) * | 1986-01-15 | 1993-09-21 | Harris Corporation | Process for forming twin well CMOS integrated circuits |
| JPS63254035A (ja) * | 1987-04-13 | 1988-10-20 | 平和樹脂工業株式会社 | プリントラミネ−ト用フイルム |
| US4996133A (en) * | 1987-07-31 | 1991-02-26 | Texas Instruments Incorporated | Self-aligned tungsten-filled via process and via formed thereby |
| JP2779207B2 (ja) * | 1989-06-06 | 1998-07-23 | 富士通株式会社 | 半導体装置の製造方法 |
| US5098860A (en) * | 1990-05-07 | 1992-03-24 | The Boeing Company | Method of fabricating high-density interconnect structures having tantalum/tantalum oxide layers |
| US5368711A (en) * | 1990-08-01 | 1994-11-29 | Poris; Jaime | Selective metal electrodeposition process and apparatus |
| US5151168A (en) * | 1990-09-24 | 1992-09-29 | Micron Technology, Inc. | Process for metallizing integrated circuits with electrolytically-deposited copper |
| US5270254A (en) * | 1991-03-27 | 1993-12-14 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit metallization with zero contact enclosure requirements and method of making the same |
| US5487999A (en) * | 1991-06-04 | 1996-01-30 | Micron Technology, Inc. | Method for fabricating a penetration limited contact having a rough textured surface |
| US5209817A (en) * | 1991-08-22 | 1993-05-11 | International Business Machines Corporation | Selective plating method for forming integral via and wiring layers |
| JPH0574097A (ja) * | 1991-09-13 | 1993-03-26 | Dainippon Ink & Chem Inc | 光デイスクのハブ取付方法およびハブ取付装置 |
| KR970001883B1 (ko) * | 1992-12-30 | 1997-02-18 | 삼성전자 주식회사 | 반도체장치 및 그 제조방법 |
| JP3256623B2 (ja) * | 1993-05-28 | 2002-02-12 | 株式会社東芝 | 半導体装置の製造方法 |
| EP0811083B1 (en) * | 1995-12-19 | 2000-05-31 | FSI International | Electroless deposition of metal films with spray processor |
| US5662788A (en) * | 1996-06-03 | 1997-09-02 | Micron Technology, Inc. | Method for forming a metallization layer |
| US5728627A (en) * | 1996-11-14 | 1998-03-17 | Samsung Electronics Co., Ltd. | Methods of forming planarized conductive interconnects for integrated circuits |
| US5698466A (en) * | 1996-12-16 | 1997-12-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Tungsten tunnel-free process |
| KR100243285B1 (ko) * | 1997-02-27 | 2000-02-01 | 윤종용 | 고유전 커패시터 및 그 제조방법 |
| US5858873A (en) * | 1997-03-12 | 1999-01-12 | Lucent Technologies Inc. | Integrated circuit having amorphous silicide layer in contacts and vias and method of manufacture thereof |
| JP3456391B2 (ja) * | 1997-07-03 | 2003-10-14 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP3287392B2 (ja) * | 1997-08-22 | 2002-06-04 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5866945A (en) * | 1997-10-16 | 1999-02-02 | Advanced Micro Devices | Borderless vias with HSQ gap filled patterned metal layers |
| JPH11214504A (ja) * | 1998-01-26 | 1999-08-06 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6143649A (en) * | 1998-02-05 | 2000-11-07 | Micron Technology, Inc. | Method for making semiconductor devices having gradual slope contacts |
| US6075264A (en) * | 1999-01-25 | 2000-06-13 | Samsung Electronics Co., Ltd. | Structure of a ferroelectric memory cell and method of fabricating it |
| US6194295B1 (en) * | 1999-05-17 | 2001-02-27 | National Science Council Of Republic Of China | Production of a refractory metal by chemical vapor deposition of a bilayer-stacked tungsten metal |
| US6245656B1 (en) * | 1999-11-08 | 2001-06-12 | Vanguard International Semiconductor Corporation | Method for producing multi-level contacts |
-
1997
- 1997-12-31 US US09/001,349 patent/US6020266A/en not_active Expired - Lifetime
-
1998
- 1998-12-01 IL IL13698198A patent/IL136981A/en not_active IP Right Cessation
- 1998-12-01 WO PCT/US1998/025498 patent/WO1999034415A1/en not_active Application Discontinuation
- 1998-12-01 KR KR1020007007184A patent/KR20010033664A/ko not_active Application Discontinuation
- 1998-12-01 AU AU16166/99A patent/AU1616699A/en not_active Abandoned
- 1998-12-01 EP EP98960606A patent/EP1048056A4/en not_active Withdrawn
- 1998-12-23 TW TW087121533A patent/TW578195B/zh not_active IP Right Cessation
-
1999
- 1999-10-26 US US09/427,391 patent/US6384481B1/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5342806A (en) * | 1987-02-02 | 1994-08-30 | Seiko Epson Corporation | Method for fabricating a semiconductor device having a conductor structure with a plated layer |
| JPH0629292Y2 (ja) * | 1987-03-09 | 1994-08-10 | 忠史 植木 | 木造家屋の外回り構造 |
| US5514622A (en) * | 1994-08-29 | 1996-05-07 | Cypress Semiconductor Corporation | Method for the formation of interconnects and landing pads having a thin, conductive film underlying the plug or an associated contact of via hole |
| JPH08203896A (ja) * | 1995-01-26 | 1996-08-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5677244A (en) * | 1996-05-20 | 1997-10-14 | Motorola, Inc. | Method of alloying an interconnect structure with copper |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476409B1 (ko) * | 2002-06-07 | 2005-03-16 | 엘지전자 주식회사 | 인쇄회로기판의 도금방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6384481B1 (en) | 2002-05-07 |
| US6020266A (en) | 2000-02-01 |
| AU1616699A (en) | 1999-07-19 |
| EP1048056A4 (en) | 2001-12-05 |
| EP1048056A1 (en) | 2000-11-02 |
| IL136981A0 (en) | 2001-06-14 |
| IL136981A (en) | 2002-12-01 |
| TW578195B (en) | 2004-03-01 |
| WO1999034415A1 (en) | 1999-07-08 |
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