JP2779207B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】 〔概 要〕 電解メッキ法により膜厚の厚い金属配線層を形成する
方法に関し、 メッキの際、該配線層の側部の角部にテーパがつくよ
うにメッキすることを目的とし、 基板上の導電性膜の上に直接レジスト膜を形成する工
程と、前記レジスト膜をパターニングして前記導電性膜
の表面を露出する開口部を形成する工程と、前記レジス
ト膜の開口部側壁に沿ってメッキによる金属膜の成長を
中央部よりも遅くさせる不純物を添加したメッキ液を用
いて電解メッキ法により前記導電性膜の上に該金属膜を
形成する工程とを含み構成する。
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、更に詳しく
言えば導電性膜のうえにレジスト膜の開口部を介して電
解メッキ法により膜厚の厚い金属配線層を形成する方法
に関する。
半導体集積回路装置においては、大電流を流すように
するため微細なパターンサイズを維持したまま膜厚の厚
い配線層を形成することが必要になっている。これに適
した方法としてレジスト膜の開口部を介して電解メッキ
法により金属膜を形成する方法がある。
〔従来の技術〕
次に、図を参照しながら、従来の製造方法を説明す
る。
第４図（ａ）〜（ｅ）は、従来例に係る金（Au）配線
層の形成方法を示す断面図である。
同図（ａ）は、Au配線層の形成前の状態を示す半導体
装置の断面図で、２はSi基板１上のSiO2膜、３はSiO2膜
２上のAl配線、４はAl配線３上に開口部５の形成された
層間絶縁膜、６は層間絶縁膜４上のチタン（Ti）／パラ
ジウム（Pd）の２層のバリア金属膜、７はバリア金属膜
６上のレジスト膜である。
まず、同図（ｂ）に示すように、レジスト膜６をパタ
ーニングしてAl配線３上の層間絶縁膜４の開口部５全体
を含むように開口部８を形成する。
次に、同図（ｃ）に示すように、Auメッキ液に浸漬し
て電解メッキ法により開口部８内に厚さ５μｍのAu膜9
a,9bを形成する。
次いで、レジスト膜７を除去した後、Au膜9a,9bをマ
スクにしてTi/Pdの２層のバリア金属膜６をウエットエ
ッチング法により除去する（同図（ｄ））。
こうして、Au膜9a,9bからなる配線層が形成される。
その後、カバー絶縁膜10を形成して半導体装置が完成
する（同図（ｅ））。
〔発明が解決しようとする課題〕
ところで、Au膜9a,9bの形成後、第４図（ｄ）に示す
ように、Au膜9a,9bの側部の角部はほぼ直角に切れ、か
つ５μｍの大きい段差が形成される。このため、上に形
成されたカバー絶縁膜10のステップカバレージが悪化し
たり、第５図に示すように、Au膜9a,9bの角部には大き
な応力が加わるため、カバー絶縁膜10にクラック12aが
入ったりして信頼性が悪化するという問題がある。
また、大きい段差があると、隣接するAu膜9aと9bとの
間が狭い場合、第５図に示すように、上にカバー絶縁膜
10が形成される際に鬆11が形成される。そして、周囲温
度の上昇により鬆11の中の瓦斯が膨張して周辺のカバー
絶縁膜10にクラック12bが入り信頼性が悪化するという
問題がある。
そこで本発明は、かかる従来例の問題点に鑑みてなさ
れたものであり、配線層をメッキにより形成する際、配
線層側部の角部にテーパがつくようにメッキすることを
目的とするものである。
〔課題を解決するための手段〕
上記課題は、基板上の導電性膜の上に直接レジスト膜
を形成する工程と、 前記レジスト膜をパターニングして前記導電性膜の表
面を露出する開口部を形成する工程と、前記レジスト膜
の開口部側壁に沿ってメッキによる金属膜の成長を中央
部よりも遅くさせる不純物を添加したメッキ液を用いて
電解メッキ法により前記導電性膜の上に該金属膜を形成
する工程とを含むことを特徴とする半導体装置の製造方
法によって解決される。
〔作 用〕
本発明の半導体装置の製造方法によれば、メッキ液の
中にレジスト膜の開口部側壁に沿ってメッキによる金属
膜の成長を中央部よりも遅くさせる不純物を添加してい
るので、このメッキ液を用いて電解メッキ法により成長
させた金属膜は開口部の中央部で厚く、開口部側壁に沿
って薄くなる。即ち、金属膜の断面形状は中央部から側
部に向かってダウンスロープのついた形状になる。
第２図、第３図は上記のことを確認した本願発明者の
実験について説明する図である。
第３図（ａ）は、この実験に用いたウエハの要部を示
す斜視図で、図中符号27はSi基板、28はSi基板27上のAl
膜、29はAl膜28上のバリア金属膜で、Ti膜とPd膜との２
層の金属膜からなっている。また、30はバリア金属膜29
上の幅Ｗが10μｍの開口部31が形成されているBMR−SF1
000（商品名）からなるレジスト膜で、この開口部31を
介して電解メッキ法によりバリア金属膜29上にAu膜が形
成される。
また、第２図は、Au膜を形成するための電解Auメッキ
法を説明する図で、図中符号22はメッキ槽、23はメッキ
液で、少なくとも亜硫酸ナトリウムとAuとを含んだ非シ
アン系のテンペレジストK91S（商品名）である。24は白
金（Pt）からなる陰極、25は第３図（ａ）に示したAu膜
の形成されるウエハ、26は電源で、メッキの際、陰極24
に負の電圧、ウエハに正の電圧を供給する。
実験では、メッキ液に添加する不純物としてPb又はFe
を用い、これらの添加量を変化させて75℃に温められた
メッキ液中に第３図に示すウエハを入れ、電流密度4mA/
cm2、電源電圧1Vで20分間通電した後、形成されるAu膜
の両側部の角部の形状を観察した。
実験結果を、表−１と表−２に示す。
即ち、Pbの場合、 Feの場合、 第３図（ｂ）は、5ppmのPbを不純物として添加した場
合のAu膜33の形状を示す斜視図で、レジスト膜30の側壁
32に沿って（Ｂ部）薄く（約2.5μｍ）、開口部31の中
央部で厚く（約５μｍ）形成され、両側部の角部にテー
パがつくことが確認された。
なお、他の不純物としてSiやNiを用いても同様な実験
結果が得られた。
〔実施例〕
次に、本発明の実施例について図を参照しながら説明
する。
第１図（ａ）〜（ｅ）は、本発明の電解メッキ法によ
るAu配線の形成方法を半導体装置の製造方法に適用した
実施例である。
同図（ａ）は、Al配線上にAl配線を形成するため基板
上にレジスト膜の形成された直後の状態を示す断面図
で、図中符号13はSi基板、14はSi基板13上のSiO2膜、15
はSiO2膜14上の厚さ1.3μmAl配線、16はAl配線15上にコ
ンタクト用の開口部の形成された層間絶縁膜で、厚さ１
μｍのPSG膜からなる。また、17はバリア金属膜で、厚
さ500Åの下層のTi膜と厚さ3000Åの上層のPd膜とを連
続スパッタにより形成した２層の金属膜からなる。18は
BMR−SF1000（商品名）からなる厚さ10μｍのレジスト
膜である。
この基板上のレジスト膜18に、同図（ｂ）に示すよう
に、まず、Al配線15上の層間絶縁膜16に形成された開口
部を含むように開口部19を形成する。
次に、開口部19を介してバリア金属膜17上にAu配線を
電解メッキ法により形成する。
第２図は電解Auメッキ法を説明する図である。
同図において、22はメッキ槽、23はメッキ液で、少な
くとも亜硫酸ナトリウム（Na2SO3）とAuとを含む非シア
ン系のメッキ液テンペレジストK91S（商品名）にPbを5p
pm添加している。24はPtからなる陰極、25はメッキされ
るウエハであり、26は陰極24に負の電圧を、ウエハ25に
正の電圧を印加するための電源である。
まず、メッキ液を加熱して75℃に保持した後、第１図
（ｂ）に示すウエハを第２図のメッキ槽22に入れて電源
26の正の電極に接続する。続いて、電源26をオンして1V
の電圧を印加し、電流を5mA（電流密度4mA/cm2）に設定
する。このとき、Au膜20a,20bがバリア金属膜17上に成
長し始める。そして、Au膜20a,20bは不純物Pbのためレ
ジスト膜18の側壁に沿っては成長が遅く、開口部19の中
央部では成長が速くなる。、この状態で20分間保持す
る。
その結果、第１図（ｃ）に示すように、開口部19底面
のバリア金属膜17上に中央部の厚さが５μｍ、レジスト
膜18の側壁に沿った部分（Ａ部）の厚さが2.5μｍの両
側部の角部にテーパのついたAu膜20a,20bが形成され
る。
次に、レジスト膜18を除去した（同図（ｄ））後、Au
膜20a,20bをマスクにしてバリア金属膜17の上層のPd膜
を王水により除去し、続いてTi膜をH2O2/NH3OH混合液に
より除去する。
次いで、同図（ｅ）に示すように、厚さ１μｍのPSG
膜／厚さ0.3μｍのSi3N4膜を連続して堆積した後、カバ
ー絶縁膜21を形成して半導体装置が完成する。
このとき、Au膜20a,20bは両側部の角部にテーパがつ
いているので、カバー絶縁膜21は従来と異なりステップ
カバレージが良い。また、Au膜20a,20bは両側部の角部
での応力も小さくなりクラックなどが発生することもな
い。更に、隣接するAu膜20a,20bによって挟まれた部分
は溝が浅くなるので、鬆の発生も防止できる。
従って、以上のようにして完成した半導体装置は従来
と比較して信頼性の向上を図ることができる。
なお、本発明の実施例では、不純物としてPbを用いた
が、Fe,Si,Ni或いはこれらを混合したものを用いても本
発明を適用できる。
〔発明の効果〕
以上のように、本発明の半導体装置の製造方法によれ
ば、Au配線の両側部の角部にテーパがつくように形成で
きるので、Au配線が厚くなっても上に形成されるカバー
絶縁膜のステップカバレージを悪化させることはない。
また、カバー絶縁膜にクラックが入るのを防止でき、更
に、高密度化のため隣接するAu配線の間隔を狭くしても
これらに挟まれた部分に鬆が発生するのを防止できる。
これにより、半導体装置の信頼性の向上を図ることが
できる。
【図面の簡単な説明】
第１図（ａ）〜（ｅ）は、本発明の実施例の半導体装置
の製造方法を説明する断面図、 第２図は、電解Auメッキ法を説明する図、 第３図（ａ），（ｂ）は、本発明の半導体装置の製造方
法の作用効果を説明する斜視図、 第４図（ａ）〜（ｅ）は、従来例の半導体装置の製造方
法を説明する断面図、 第５図は、従来例の問題点を説明する断面図である。 〔符号の説明〕 1,13,27……Si基板、 2,14……SiO2膜、 3,15……Al配線、 4,16……層間絶縁膜、 5,8,19……開口部、 6,17,29……バリア金属膜、 7,18,30……レジスト膜、 9a,9b,20a,20b,33……Au配線（Au膜）、 10,21……カバー絶縁膜、 11……鬆、 12a,12b……クラック、 22……メッキ槽、 23……メッキ液、 24……陰極、 25……ウエハ、 26……電源、 28……Al膜、 31……開口部、 32……側壁。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 21/3205 - 21/3213 H01L 21/768 C25D 3/48

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】基板上の導電性膜の上に直接レジスト膜を
    形成する工程と、 前記レジスト膜をパターニングして前記導電性膜の表面
    を露出する開口部を形成する工程と、 前記レジスト膜の開口部側壁に沿ってメッキによる金属
    膜の成長を中央部よりも遅くさせる不純物を添加したメ
    ッキ液を用いて電解メッキ法により前記導電性膜の上に
    該金属膜を形成する工程とを含むことを特徴とする半導
    体装置の製造方法。
  2. 【請求項２】前記不純物がシリコン（Si）又は鉄（Fe）
    であり、かつ前記メッキ液が金（Au）を含んだメッキ液
    であることを特徴とする請求項１記載の半導体装置の製
    造方法。
JP1143397A 1989-06-06 1989-06-06 半導体装置の製造方法 Expired - Fee Related JP2779207B2 (ja)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5656542A (en) * 1993-05-28 1997-08-12 Kabushiki Kaisha Toshiba Method for manufacturing wiring in groove
JP3256623B2 (ja) * 1993-05-28 2002-02-12 株式会社東芝 半導体装置の製造方法
DE19641531A1 (de) * 1996-10-09 1998-04-16 Bosch Gmbh Robert Mikromechanisches Bauelement und ein Verfahren zu dessen Herstellung
JP3145655B2 (ja) * 1997-06-12 2001-03-12 株式会社稲葉製作所 引出しの開閉装置
US6020266A (en) * 1997-12-31 2000-02-01 Intel Corporation Single step electroplating process for interconnect via fill and metal line patterning
US6323128B1 (en) * 1999-05-26 2001-11-27 International Business Machines Corporation Method for forming Co-W-P-Au films
JP3554966B2 (ja) * 2000-01-17 2004-08-18 株式会社村田製作所 配線形成方法及び電子部品
US20050230262A1 (en) * 2004-04-20 2005-10-20 Semitool, Inc. Electrochemical methods for the formation of protective features on metallized features

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5884495A (ja) * 1981-11-12 1983-05-20 エレクトロニクス工業株式会社 金属芯プリント配線板の製造方法
US4396471A (en) * 1981-12-14 1983-08-02 American Chemical & Refining Company, Inc. Gold plating bath and method using maleic anhydride polymer chelate
JPS6029483A (ja) * 1983-07-29 1985-02-14 Electroplating Eng Of Japan Co 純金メッキ液
GB8612361D0 (en) * 1986-05-21 1986-06-25 Engelhard Corp Gold electroplating bath
JPH07120654B2 (ja) * 1987-08-10 1995-12-20 日本電気株式会社 半導体装置の製造方法

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