JPS588143B2 - シユウセキカイロ ノ セイゾウホウ - Google Patents

シユウセキカイロ ノ セイゾウホウ

Info

Publication number
JPS588143B2
JPS588143B2 JP48067673A JP6767373A JPS588143B2 JP S588143 B2 JPS588143 B2 JP S588143B2 JP 48067673 A JP48067673 A JP 48067673A JP 6767373 A JP6767373 A JP 6767373A JP S588143 B2 JPS588143 B2 JP S588143B2
Authority
JP
Japan
Prior art keywords
silicon oxide
wafer
molybdenum
window
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP48067673A
Other languages
English (en)
Other versions
JPS4952589A (ja
Inventor
ジヤツク・ラクール
ジヤン・ピエール・シユア
ミシエル・モンテイエ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA filed Critical Commissariat a lEnergie Atomique CEA
Publication of JPS4952589A publication Critical patent/JPS4952589A/ja
Publication of JPS588143B2 publication Critical patent/JPS588143B2/ja
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Weting (AREA)
  • Element Separation (AREA)

Description

【発明の詳細な説明】 本発明は集積回路の製造法に関する。
ＭＯＳトランジスタまたはバイボーラトランジスタの集
積回路の分野においては、集積回路によって占有される
面積がこれら集積回路の製造歩留を決定する重要な因子
になっている。
各製造工程での歩留の向上を意図した引続く改良はある
けれども、集積回路の面積の低減を目指した新しい原理
は常に集積回路の製造歩留の点と係りを持つ。
特に、金属コンタクトや相互接続体等の電気的接続をど
のように行なうかによって所与の集積回路の面積がかな
り低減できることが注目される。
従来技術に対する本発明の利点ならびに本発明自体のか
りよい理解のために、以下、図面を参照して説明する。
第１図を参照して、ＭＯＳトランジスタを製造する従来
の技術を説明する。
まず所与の型のシリコンウエーハ２上に厚い絶縁物層４
を作る。
次に、絶縁物層４にトランジスタのソースおよびドレイ
ンを形成するための２つの拡散用窓６および８を設ける
。
拡散によって、ドレイン領域１０とソース領域１２を形
成する。
この際、拡散用窓６，８を覆って絶縁物層１４，１６が
成長する。
次いで（第１ｂ図）、２つの拡散領域間にゲート絶縁物
２２を規定する窓を設け、さらに、絶縁物層１４，１６
を食刻パターン化してコンタクト用窓２４，２６を設け
る（第１ｃ図）。
これらの窓は拡散用窓６，８より面積が小さい。
金属コンタクト２８，３０，３２とそれらの相互接続体
を同時に形成するため食刻パターン化した金属被覆を被
着させる。
上記方法中のいくつかの段階はクリテイカルであること
に注意されたい。
このことは、特に、コンタクト用窓２４，２６を拡散領
域に対して極めて正確に位置決めることを要求する絶縁
物層１４１６の食刻パターン化と、金属被覆の被着の場
合に言える。
本発明の目的はこれらの問題を軽減した集積回路の製造
法を提供することである。
より具体的には、本発明の目的は、占有面積が節約でき
て回路成分の高度な小型化が可能でありかつ、相互接続
体に起因した欠陥回路の発生を低減した集積回路の製造
法を提供することである。
前者は、集積回路の不純物拡散もしくは注入（打込み）
によるドープ領域の形成後に従来行なわれていた金属コ
ンタクト位置決めのための絶縁物層の食刻パターン化を
不要にすることで達成され（このことは、従来は絶縁物
層の食刻の位置決めが極めてクリテイカルであって位置
決めの不正確さをみこしてドープ領域の幅に余裕を持た
せておかなければならなかった点を考えると極めて重要
である）、後者は、金属コンタクトの上面と略々同平面
となるような選択的絶縁層を設けることにより、その後
金属コンタクトおよび該選択的絶縁層の上に被着される
相互接続体用の金属被覆に大きな段差が含まれるのを防
止することで達成される。
上記目的を達成するために、本発明によれば、第１型の
不純物でドープした半導体ウエーハ上に絶縁物の膜を成
長させ前記絶縁物膜内に少なくとも１つの窓を設け、前
記窓を通して第２型の不純物を絶縁物を成長させること
なく拡散ないしは注入することにより前記ウエーハ中に
ドープ領域を形成し、前記窓内および前記絶縁物膜上に
金属被覆を被着させ、前記金属被覆を、前記絶縁物膜上
に少なくとも１つの金属コンタクトそして前記ドーブ領
域上に少なくとも１つの金属コンタクトを作るよう食刻
パターン化し、このようなウエーハ上に実質上一定の厚
さの絶縁層を被着し、次いで該絶縁層のエッチングを、
エッチング浴中でウエーハに実質上平行な振動を与えて
前記金属コンタクト上の絶縁層部分が他の絶縁層部分よ
りずっと速くエッチされるよう行なうことにより、選択
的絶縁層を、前記金属コンタクトの上面が露出されて該
選択的絶縁層の上面と略々同平面をなすような形に設け
、そしてこれらの上に前記金属コンタクト間の所望の接
続をなす相互接続体を形成することからなることを特徴
とする集積回路の製造法が提供される。
また、本発明によれば、前記目的を達成するため、第１
型の不純物でドープした半導体材料のウエーハ上に絶縁
物の膜を成長させ、前記絶縁物膜内に少なくとも１つの
窓を設け、前記窓を通して第２型の不純物を絶縁物を成
長させることなく拡散ないしは注入することにより前記
ウエーハ中にドープ領域を形成し、前記窓内および前記
絶縁物膜上に金属被覆を被着させ、前記金属被覆を、前
記絶縁物膜上に少なくとも１つの金属コンタクトそして
前記ドープ領域上に少なくとも１つの金属コンタクトを
作るよう食刻パターン化し、前記金属コンタクト上に、
燐でドープされたシリコン酸化物を被着し、次いでこの
ようなウエーハ上に実質上一定の厚さの絶縁層を被着し
て該絶縁層中に燐を選択的に拡散させ、その後、該絶縁
層のエッチングを、前記金属コンタクト上の燐が拡散さ
れた絶縁層部分がその下の燐でドープされたシリコン酸
化物とともに他の絶縁層部分よりずっと速くエッチされ
るよう行なうことにより、選択的絶縁層を、前記金属コ
ンタクトの上面が露出されて該選択的絶縁層の上面と略
々同平面をなすような形に設け、そしてこれらの上に前
記金属コンタクト間の所望の接続をなす相互接続体を形
成することからなることを特徴とする集積回路の製造法
も提供される。
さらに、本発明によれば、前記目的を達成するため、第
１型の不純物でドープした半導体材料のウエーハ上に絶
縁物の膜を成長させ、前記絶縁物膜内に少なくとも１つ
の窓を設け、前記窓を通して第２型の不純物を絶縁物を
成長させることなく拡散ないしは注入することにより前
記ウエーハ中にドープ領域を形成し、前記窓内および前
記絶縁物膜上にモリブデンの金属被覆を被着させ、前記
モリブデンの金属被覆を、前記絶縁物膜上に少なくとも
１つのモリブデンコンタクトそして前記ドープ領域上に
少なくとも１つのモリブデンコンタクトを作るよう食刻
パターン化し、前記モリブデンコンタクト上にドープさ
れたシリコン酸化物を被着し、次いでこのようなウエー
ハ上に実質上一定の厚さのシリコン酸化物層を酸化性雰
囲気中で被着させることによってモリブデスの膨張によ
り該シリコン酸化物層のモリブデンコンタクトの上に被
着された部分を他の部分から裂断分離させ、その後、前
記ドーブされたシリコン酸化物用のエッチング液を用い
て、前記ドープされたシリコン酸化物をその上の前記シ
リコン酸化物層の裂断分離部分とともにエッチング除去
する形で前記モリブデンコンタクト上のシリコン酸化層
部分が他のシリコン酸化層部分よりずっと速くエッチさ
れるよう行なうことにより、選択的シリコン酸化物層を
、前記モリブデンコンタクトの上面が露出されて該選択
的シリコン酸化層の上面と略々同平面をなすような形に
設け、そしてこれらの上に前記モリブデンコンタクト間
の所望の接続をなす相互接続体を形成することからなる
ことを特徴とする集積回路の製造法も提供される。
さらにまた、本発明によれば、前記目的を達成するため
、第１型の不純物でドープした半導体材料のウエーハ上
に絶縁物の膜を成長させ、前記絶縁物膜内に少なくとも
１つの窓を設け、前記窓を通して第２型の不純物を絶縁
物を成長させることなく拡散ないしは注入することによ
り前記ウエーハ中にドープ領域を形成し、前記窓内およ
び前記絶縁物膜上にモリブデンの金属被覆を被着させ、
前記モリブデンの金属被覆を、前記絶縁物膜上に少なく
とも１つのモリブデンコンタクトそして前記ドープ領域
上に少なくとも１つのモリブデンコンタクトを作るよう
食刻パターン化し、このようなウエーハをシランＳｉＨ
４と酸素の担体ガス中に塩化水素を加えたガス流にさら
すことにより、前記モリブデンコンタクト上にはモリブ
デンと該ガス流との反応生成物のためにシリコン酸化物
が被着されないようにして、シリコン酸化物の選択的な
層を前記モリブデンコンタクトの上面が露出されて該選
択的シリコン酸化物層の上面と略々同平面をなすような
形に設け、そしてこれらの上に前記モリブデンコンタク
ト間の所望の接続をなす相互接続体を形成することから
なることを特徴とする集積回路の製造法も提供される。
以下、本発明の実施例を第２図〜第４図を参照して詳細
に説明する。
第２図は本発明の方法によるＭＯＳトランジスタの異な
る製造段階を示す。
たとえばＰ型不純物でドープされたシリコンウエーハ３
４上にゲート絶縁物と拡散マスクとなる絶縁物膜３６を
成長または被着する。
膜３６上に場合によっては膜３６の機能を補なうために
シリコン窒化物膜３８を被着する。
ソースとドレインのドーピングを行なうための不純物の
拡散のため２つの窓４０，４２を膜３６，３８中に設け
る。
表面を酸化して絶縁物を成長させることなしに、それぞ
れ窓４０，４２からＮ型不純物の拡散または注入を行な
いソース、ドレイン領域４４，４６を形成する。
このようなウエーハ３４上に実質上一定の厚さの金属被
覆層を被着する。
使用される金属はアルミニウムがよい。
次に、金属被覆層を食刻パターン化してソース、ドレイ
ン、およびゲートに対応する第１レベルの金属コンタク
ト４８，５２，５０を形成する。
第２ｃ図に示される次の段階において、好ましくはシリ
コン酸化物の厚い絶縁層５４を、金属コンタクト４８，
５０，５２の上面が露出されて絶縁層５４の上面と略々
同平面をなすような形で選択的に被着する。
この選択的絶縁層を形成するには、２つの主要グループ
に分けられる方法を利用することができる。
第１グループの方法では、被着される絶縁層のエッチン
グ速度を山の部分（金属コンタクト上の部分）と他の部
分（谷の部分）とで変える。
第２グループの方法では、絶縁物が金属コンタクト上に
被着するのが防止される。
第１グループの方法においては、種々のエッチング速度
を得ることができる。
その第１の方法はシリコン酸化物で被覆されたウエーハ
にエッチング浴中で振動を与えるものである。
第３図にこの方法を実施する装置が示されている。
この装置は、シリコン酸化物用のエッチング液６３の入
った容器６０と、矢印Ｆの方向の正弦波変位を伝達する
（すなわち、ウエーハに実質上平行な振動を与える）公
知の型のバイブレータ６４に接続された振動板６２とを
備えている。
パイブレータ６４は信号発生器６６により励振される。
実質上一定の厚さのシリコン酸化物を被着させたウエー
ハ６８を振動板６２上に置く。
この構成により、シリコン酸化物の金属コンタクト上に
被着されている部分が一様にエッチングされる。
すなわち、シリコン酸化物の金属コンタクト上の山にな
っている部分は、エッチング液による化学的作用に加え
てウエーハ表面に平行な振動による機械的動きによる機
械的作用が有効に組合わされる結果として、他の部分よ
り速く除去されることになり、実際、この機械的作用に
より金属コンタクト上のシリコン酸化物部分のエッチン
グ除去が促進された。
１０ヘルツから１０キロヘルツの振動数と３ミリメート
ル程度の振幅を用いることができる。
第２の方法は、金属コンタクト上に被着されたシリコン
酸化物のエッチング速度を、この部分だけに燐を拡散ド
ープさせて変える（すなわち速くする）方法である。
すなわち、金属コンタクト上に燐でドープされたシリコ
ン酸化物を被着させ、次いでこのようなウエーハ上に実
質上一定の厚さのシリコン酸化物層を被着して該シリコ
ン酸化物層中に前記燐を選択的に拡散させた後エッチン
グを行なう。
この方法は金属コンタクト材料としてアルミニウムを使
用した場合は行ならないが、多結晶シリコンや耐火性金
属を使用した場合には適用できる。
第３の方法は金属コンタクトがモリブデンの場合に適用
できる。
この方法の工程は第４図に示されている。
まずコンタクト用のモリブデンの層を被着し、次に燐で
ドープされたシリコン酸化物の層を気相状態で被着する
。
そのとき、たとえば、これら２層を食刻パターン化して
、第４ａ図に示したようなモリブデン層７４とドープさ
れたシリコン酸化物層７２からなるスタツド７０を作る
。
この際、モリブデン層７４を幾らか過食刻してシリコン
酸化物層７２を振り出させる。
両層の各々は２０００オングストロームの程度の厚さを
持っている。
次に、酸化性雰囲気（Ｏ２とＨ２Ｏ）中で４００℃程度
の温度でウエーハ上に実質上一定の厚さのシリコン酸化
物７６を被着する。
この際、表面と端部の酸化によりモリブデン層７４は７
８，８０で示したように膨張する。
ドープされたシリコン酸化物層７２とモリブデン層の膨
脹率の差とモリブデン層の膨脹からくる機械的応力によ
る変形により第４ｂ図のような構造が得られる。
すなわち、シリコン酸化物層７６は裂断されてドープさ
れたシリコン酸化物層７２上に部分８２が分離されると
ともに、ドープされたシリコン酸化物層７２の端が露出
する。
燐でドープされたシリコン酸化物用の選択的エッチング
液の使用により、ドープされたシリコン酸化物層７２が
極めて速くエッチングされ、これにより同時に、ドープ
されていないシリコン酸化物層の部分８２が除去される
。
こうして第４ｃ図に示した構造が得られ、モリブデンコ
ンタクト７４の表面にはシリコン酸化物がなくなる。
以上第１グループによる方法をいくつか説明したが、前
記第２グループの方法では、（１）金属コンタクトとそ
の上のシリコン酸化物との間に介在させた物質（この物
質としては金属コンタクトをパターン化するために用い
る樹脂が好ましい）を熱的に砕く方法か、あるいは（２
）シリコン酸化物の被着中に形成される物質を分解する
方法により、金属コンタクト上にシリコン酸化物が付着
するのを防止する。
モリブデンコンタクトの場合に特に適した後者の方法（
２）においては、シリコン酸化物を生成するのに必要な
シランと酸素の担体ガス中に少量（好ましくは４％）の
塩化水素ガスを加える。
これによって、少量のモリブデンの昇華によりある揮発
性化合物すなわちクロルヒドリンが生成され、このクロ
ルヒドリンによりシリコン酸化物がモリブデン上に被着
するのが防止される。
第２ｄ図に示した最終段階においては、金属被覆５６を
被着し、次いでこの被着物を食刻パターン化して所望の
第２レベルの相互接続体を得る。
この金属被着物は全く既知の手段によって形成すること
ができる。
特に、マスクを用いる写真食刻法を利用することができ
る。
金属被着物を食刻パターン化する代りに、（コンタクト
を作るためであっても、また相互接続体を作るためであ
っても）他の整形法を用いることができる。
たとえば、既知の技術に従って、金属被着物を、所望の
導電領域を除いて、酸化することができる（Ｅｌｅｃｔ
ｒｏｎｉｃｓ，Ｊｕｌｙ２０，１９７０，Ｐ．３３参照
）。
これはアルミニュム−アルミナ法という名で知られる技
術である。
この方法では、シリコンウエーハの全面にアルミニウム
を一様に被着する。
適当な樹脂を用いて電気接触的コンタクトまたは相互接
続体を作ろうと思う領域をマスクする。
次いで酸化剤で処理する。そうするとマスクされなかっ
た領域のアルミニウムがアルミナに変る。
その後、樹脂を溶剤で除去する。この方法にはコンタク
トまたは相互接続体の整形と選択的絶縁層の形成が同時
に行なえるという利点がある。
また、電気的接続は任意の所望の形状に作ることができ
る。
たとえば、金属被着物がウエーハの所望の領域だけに付
くような処理を施す。
この処理方法はＰ．Ｔ．Ｓｔｒｏｕｄ“Ｔｈｉｎ ｓｐ
ｌｉｔ ｆｉｌｍｓ”Ｓｅｐｔｅｍｂｅｒ １９７２，
ｐｐ．２３７−２８１に記載されている。
本発明の方法によれは、第２レベルの相互接続体すなわ
ち金属層５６の位置決めの許容誤差は考えなくてよいこ
とが理解されよう。
したがつて、本発明の方法によれば、占有面積の節約が
でき、回路成分の高度な小型化が可能である。
さらに、本発明の方法の実施には３段階の食刻パターン
化、したがって３つのマスクが必要なだけである。
また、本発明の方法はイオン打ち込みぬ含むゲートの自
動整合、多結晶シリコンやモリブデンコンタクトの製作
を扱う技術のような種々の技術に応用できる。
ＭＯＳトランジスタの製造の場合について詳述した本発
明の方法は、他の半導体集積回路装置についても同様に
適用できる。
【図面の簡単な説明】
第１図は従来の電気的接続の製造法を示す断面図、第２
図は本発明の電気的接続の製造法を示す断面図、第３図
は選択的絶縁層形成装置の概略図、そして第４図は選択
的被着法の一実施例の断面図である。

Claims (1)

  1. 【特許請求の範囲】 １ 第１型の不純物でドープした半導体材料のウエーハ
    上に絶縁物の膜を成長させ、 前記絶縁物膜内に少なくとも１つの窓を設け、前記窓を
    通して第２型の不純物を絶縁物を成長させることなく拡
    散ないし注入することにより前記ウエーハ中にドープ領
    域を形成し、 前記窓内および前記絶縁物膜上に金属被覆を被着させ、 前記金属被覆を、前記絶縁物膜上に少なくとも１つの金
    属コンタクトそして前記ドープ領域上に少なくとも１つ
    の金属コンタクトを作るよう食刻パターン化し、 このようなウエーハ上に実質上一定の厚さの絶縁層を被
    着し、次いで該絶縁層のエッチングを、エッチング浴中
    でウエーハに実質上平行な振動を与えて前記金属コンタ
    クト上の絶縁層部分が他の絶縁層部分よりずっと速くエ
    ッチされるよう行なうことにより、選択的絶縁層を、前
    記金属コンタクトの上面が露出されて該選択的絶縁層の
    上面と略々同平面をなすような形に設け、そしてこれら
    の上に前記金属コンタクト間の所望の接続をなす相互接
    続体を形成する、 ことからなることを特徴とする集積回路の製造法。 ２ 第１型の不純物でドープした半導体材料のウエーハ
    上に絶縁物の膜を成長させ、 前記絶縁物膜内に少なくとも１つの窓を設け、前記窓を
    通して第２型の不純物を絶縁物を成長させることなく拡
    散ないしは注入することにより前記ウエーハ中にドープ
    領域を形成し、 前記窓内および前記絶縁物膜上に金属被覆を被着させ、 前記金属被覆を、前記絶縁物膜上に少なくとも１つの金
    属コンタクトそして前記ドープ領域上に少なくとも１つ
    の金属コンタクトを作るよう食刻パターン化し、 前記金属コンタクト上に燐でドープされたシリコン酸化
    物を被着し、次いでこのようなウエーハ上に実質上一定
    の厚さの絶縁層を被着して該絶縁層中に燐を選択的に拡
    散させ、その後、該絶縁層のエッチングを、前記金層コ
    ンタクト上の燐が拡散された絶縁層部分がその下の燐で
    ドープされたシリコン酸化物とともに他の絶縁層部分よ
    りずっと速くエッチされるよう行なうことにより、選択
    的絶縁層を、前記金属コンタクトの上面が露出されて該
    選択的絶縁層の上面と略々同平面をなすような形に設け
    、そして これらの上に前記金属コンタクト間の所望の接続をなす
    相互接続体を形成する、 ことからなることを特徴とする集積回路の製造法。 ３ 第１型の不純物でドープした半導体材料のウエーハ
    上に絶縁物の膜を成長させ、 前記絶縁物膜内に少なくとも１つの窓を設け、前記窓を
    通して第２型の不純物を絶縁物を成長させることなく拡
    散ないしは注入することにより前記ウエーハ中にドープ
    領域を形成し、 前記窓内および前記絶縁物膜上にモリブデンの金属被覆
    を被着させ、 前記モリブデンの金属被覆を、前記絶縁物膜上に少なく
    とも１つのモリブデンコンタクトそして前記ドープ領域
    上に少なくとも１つのモリブデンコンタクトを作るよう
    食刻パターン化し、前記モリブデンコンタクト上にドー
    プされたシリコン酸化物を被着し、次いでこのようなウ
    エーハ上に実質上一定の厚さのシリコン酸化物層を酸化
    性雰囲気中で被着させることによってモリブデンの膨張
    により該シリコン酸化物層のモリブデンコンタクトの上
    に被着された部分を他の部分から裂断分離させ、その後
    、前記ドープされたシリコン酸化物用のエッチング液を
    用いて、前記ドープされたシリコン酸化物をその上の前
    記シリコン酸化物層の裂断分離部分とともにエッチング
    除去する形で前記モリブデンコンタクト上のシリコン酸
    化層部分が他のシリコン酸化層部分よりずっと速くエッ
    チされるよう行なうことにより、選択的シリコン酸化物
    層を、前記モリブデンコンタクトの上面が露出されて該
    選択的シリコン酸化層の上面と略々同平面をなすような
    形に設け、そしてこれらの上に前記モリブデンコンタク
    ト間の所望の接続をなす相互接続体を形成する、 ことから成ることを特徴とする集積回路の製造法。 ４ 第１型の不純物でドープした半導体材料のウエーハ
    上に絶縁物の膜を成長させ、 前記絶縁物膜内に少なくとも１つの窓を開け、前記窓を
    通して番２型の不純物を絶縁物を成長させることなく拡
    散ないしは注入することにより前記ウエーハ中にドープ
    領域を形成し、 前記窓内および前記絶縁物膜上にモリブデンの金属被覆
    を被着させ、 前記モリブデンの金属被覆を、前記絶縁物膜上に少なく
    とも１つのモリブデンコンタクトそして前記ドープ領域
    上に少なくとも１つのモリブデンコンタクトを作るよう
    食刻パターン化し、このようなウエーハをシランＳｉＨ
    ４と酸素の担体ガス中に塩化水素を加えたガス流にさら
    すことにより、前記モリブデンコンタクト上にはモリブ
    デンと該ガス流との反応生成物のためにシリコン酸化物
    が被着されないようにして、シリコン酸化物の選択的な
    層を前記モリブデンコンタクトの上面が露出されて該選
    択的シリコン酸化物層の上面と略々同平面をなすような
    形に設け、そしてこれらの上に前記モリブデンコンタク
    ト間の所望の接続をなす相互接続体を形成する、 ことからなることを特徴とする集積回路の製造法。
JP48067673A 1972-06-15 1973-06-15 シユウセキカイロ ノ セイゾウホウ Expired JPS588143B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR7221657A FR2188304B1 (ja) 1972-06-15 1972-06-15

Publications (2)

Publication Number Publication Date
JPS4952589A JPS4952589A (ja) 1974-05-22
JPS588143B2 true JPS588143B2 (ja) 1983-02-14

Family

ID=9100271

Family Applications (1)

Application Number Title Priority Date Filing Date
JP48067673A Expired JPS588143B2 (ja) 1972-06-15 1973-06-15 シユウセキカイロ ノ セイゾウホウ

Country Status (7)

Country Link
US (1) US3930305A (ja)
JP (1) JPS588143B2 (ja)
DE (1) DE2330645C3 (ja)
FR (1) FR2188304B1 (ja)
GB (1) GB1440627A (ja)
IT (1) IT986462B (ja)
NL (1) NL182107C (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5621332A (en) * 1979-07-31 1981-02-27 Fujitsu Ltd Manufacture of semiconductor device
DE3828812A1 (de) * 1988-08-25 1990-03-08 Fraunhofer Ges Forschung Dreidimensionale integrierte schaltung und verfahren zu deren herstellung

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4851595A (ja) * 1971-10-29 1973-07-19

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3274453A (en) * 1961-02-20 1966-09-20 Philco Corp Semiconductor integrated structures and methods for the fabrication thereof
US3341753A (en) * 1964-10-21 1967-09-12 Texas Instruments Inc Metallic contacts for semiconductor devices
US3667005A (en) * 1966-06-30 1972-05-30 Texas Instruments Inc Ohmic contacts for semiconductors devices
NL153374B (nl) * 1966-10-05 1977-05-16 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting voorzien van een oxydelaag en halfgeleiderinrichting vervaardigd volgens de werkwijze.
US3434020A (en) * 1966-12-30 1969-03-18 Texas Instruments Inc Ohmic contacts consisting of a first level of molybdenum-gold mixture of gold and vanadium and a second level of molybdenum-gold
NL158024B (nl) * 1967-05-13 1978-09-15 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting en halfgeleiderinrichting verkregen door toepassing van de werkwijze.
US3495324A (en) * 1967-11-13 1970-02-17 Sperry Rand Corp Ohmic contact for planar devices
US3642528A (en) * 1968-06-05 1972-02-15 Matsushita Electronics Corp Semiconductor device and method of making same
US3641661A (en) * 1968-06-25 1972-02-15 Texas Instruments Inc Method of fabricating integrated circuit arrays
US3700508A (en) * 1970-06-25 1972-10-24 Gen Instrument Corp Fabrication of integrated microcircuit devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4851595A (ja) * 1971-10-29 1973-07-19

Also Published As

Publication number Publication date
NL182107B (nl) 1987-08-03
NL7308278A (ja) 1973-12-18
IT986462B (it) 1975-01-30
GB1440627A (en) 1976-06-23
DE2330645B2 (de) 1976-11-18
JPS4952589A (ja) 1974-05-22
FR2188304B1 (ja) 1977-07-22
FR2188304A1 (ja) 1974-01-18
US3930305A (en) 1976-01-06
DE2330645C3 (de) 1982-07-08
NL182107C (nl) 1988-01-04
DE2330645A1 (de) 1974-01-24

Similar Documents

Publication Publication Date Title
US4287661A (en) Method for making an improved polysilicon conductor structure utilizing reactive-ion etching and thermal oxidation
JPS58175846A (ja) 半導体装置の製造方法
JPS6213814B2 (ja)
US3849270A (en) Process of manufacturing semiconductor devices
JPS6041470B2 (ja) 半導体装置の製造方法
JPS59965A (ja) 半導体装置の製造方法
JPS588143B2 (ja) シユウセキカイロ ノ セイゾウホウ
JPS598065B2 (ja) Ｍｏｓ集積回路の製造方法
JPH0523056B2 (ja)
US3967364A (en) Method of manufacturing semiconductor devices
JPS5918874B2 (ja) ハンドウタイソウチノセイゾウホウホウ
JPS6039848A (ja) 半導体装置の製造方法
JPS6197825A (ja) 半導体装置の製造方法
JPS5870567A (ja) 半導体装置の製造方法
KR0147775B1 (ko) 트랜지스터의 게이트 전극 형성 방법
JPS63278256A (ja) 半導体装置およびその製造方法
JPS6120154B2 (ja)
JPH0369168A (ja) 薄膜電界効果トランジスタ
JPS5943832B2 (ja) 半導体装置の製造方法
JPS6077460A (ja) 半導体装置の製造方法
JPS61176114A (ja) 半導体装置の製造方法
JPS583230A (ja) 半導体装置の製造方法
JPH028451B2 (ja)
JPS6112031A (ja) 半導体装置の製造方法
JPH0358531B2 (ja)