DE2330645A1 - Verfahren zur herstellung integrierter schaltungen - Google Patents

Verfahren zur herstellung integrierter schaltungen

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Description

Patentanwälte
inr«. π. π -:r.T2 sen.
Dir:-:.-:.-. K. ;..Λ ,.."■' -iZ-ZHT
ar- -r3- r> ■ · 2 ir·
München 22, Steinsdorfetr. 1·
410-20.9O4P 15. 6. 1973
COMMISSARIAT A'ENERGIE ATOMIQUE, Paris (Frankreich)
Verfahren zur Herstellung integrierter Schaltungen
Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung integrierter Schaltungen.
Die gegenwärtigen Ergebnisse auf dem Gebiet der integrierten Schaltungen, der MOS- oder MIS- oder bipolaren Transistoren zeigen, daß in jedem Fall die durch eine Schaltung eingenommene Fläche der entscheidende Faktor ist, der die Ausbeute bei der Herstellung dieser Schaltungen festlegt. Außerhalb aller fortschreitenden Verbesserungen, die auf eine Erhöhung der Ausbeute bei jedem Verfahrensschritt der Herstellung in einer gegebenen Tech-
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nologie abzielen, neigt jedes neue Prinzip, das die Fläche einer Schaltung verringern will, vorherrschend zur Vergrößerung der Ausbeute bei der Herstellung dieser Schaltung. Insbesondere ist die Ausführung der elektrischen Verbindungen eine bedeutende Ursache für einen Flächenverlust der betrachteten integrierten Schaltung.
Die Fig. 1, die eine bereits diskutierte Technik zur Herstellung eines MOS-Transistors erläutert, zeigt acht Hauptverfahrensschritte. Auf einer Silifflttnnscheibe 2 eines gegebenen Leitfähijj^eitstyps wird eine dicke Schicht 4 aus Isolierstoff aufgetragen» In die Schicht k werden zwei Diffusionsfenster 6 und 8 für die Quelle (Source) und die Senke (Drain) des Transistors eingebracht» Durch Diffusion werden Zonen 10 und 12 jeweils für die Senke und Quelle hergestellt, wobei während dieser Diffusion Isolierschichten 14 und 16 aufwachsen, die die Fenster 6 und 8 bedecken» Dann (Fig» 1b) wird zwischen diesen beiden Diffusionszonen ein Fenster 20 geöffnet, um eine Torisolierschicht *.*. herzustellen. Anschließend werden die Isolierschichten 14 und 16 (Fig. 1c) teilweise abgetragen, um dort elektrische Leiter zu bilden (Fenster 2k und 26). Diese Fenster haben eine gegenüber den Diffusionsfenstern 6 und 8 kleinere Oberfläche. Auf den Fenstern 20, Zh und 26 wird eine strukturierte Metallschicht aufgetragen, um gleichzeitig Kontakte 28, 30 und 32 und deren Verbindungen herzustellen.
Es kann festgestellt werden, daß einige der Verfahrensschritte dieses Verfahrens schwierig durchzuführen sind. Dies gilt insbesondere für das Ätzen der Isolierschicht, was eine sehr genaue Ausrichtung der Kontaktlöcher in bezug auf die Diffusionszonen erfordert, und
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für die Metallisierung in bezug auf die Kontaktlöcher.
Aufgabe der vorliegenden Erfindung ist ein Verfahren zur Herstellung integrierter Schaltungen, das diese Nachteile beseitigt.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß nach den gewünschten Dotierungen eines Halbleitersubstrats eine erste Anordnung leitender Zonen auf den Zonen des Substrats hergestellt wird, wo die elektrischen Kontakte erzeugt werden sollen, daß eine strukturierte oder selektive Isolierschicht so hergestellt wird, daß der obere Teil der leitenden Zonen in einer· Ebene mit der Oberfläche der Isolierschicht liegt, und daß darauf eine zweite Anordnung leitender Zonen hergestellt wird, die die gewünschten Verbindungen zwischen den in einer Ebene liegenden leitenden Zonen bewirkt.
Eine Weiterbildung der Erfindung besteht darin, daß die strukturiert oder selektiv aufgebrachte Isolierschicht durch Auftragung einer Isolierschicht mit im wesentlichen konstanter Dicke erhalten wird, daß diese Isolierschicht sodann so abgetragen wird, daß die Einwirkungsgeschwindigkeit bei den der Anordnung der ersten leitenden Zonen entsprechenden Bereichen wesentlich höher als die Einwirkungsgeschwindigkeit bei Vertiefungen ist.
Es ist auch vorteilhaft, daß die strukturiert oder selektiv aufgebrachte Isolierschicht durch Auftragung eines die Haftfähigkeit der Isolierschicht auf der leitenden Zone verhindernden Körpers auf die Oberfläche der ersten leitenden Zonen erhalten wird.
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Die vorliegende Erfindung bezieht sich in gleicher Weise auf die Anwendung des genannten Verfahrens zur Herstellung von MOS- oder MIS-Transistoren und ist dadurch gekennzeichnet, daß auf einer Halbleiterscheibe, die mit einem bestimmten Dotierstoff dotiert ist, eine Isolierschicht zur Bildung des Tors (Gate) des MOS-Transistors aufgetragen wird, daß in die Isolierschicht zwei Fenster eingebracht werden, daß mit einem Dotierstoff des,entgegengesetzten Leitungstyps durch die Fenster die Quelle und die Senke des Transistors ohne Aufwachsen einer Isolierschicht dotiert werden, daß eine erste Leiterschicht aufgetragen wird, daß die erste Schicht strukturiert wird, daß eine strukturierte Isolierschicht aufgetragen wird, daß eine zweite Leiterschicht aufgetragen wird, und daß die zweite Schicht zur Herstellung der Verbindungen abgegrenzt wird.
Daraus geht hervor, daß bei diesem Verfahren, das die oben genannte Aufgabe löst, nach der Diffusion oder Implantation der Dotierstoffe zur Herstellung der Senke und Quelle in keinem Zeitpunkt eine Strukturierung der Isolierschicht zur Festlegung eines Leitungskontaktes erforderlich ist. Diese Tatsache ist sehr wichtig für die Abmessung der Schaltung, -bei der die Festlegung der Strukturierung in einer Isolierschicht sehr schwierig durchzuführen und immer eine zusätzliche Breite des dotierten Bereiches wegen der Ungenauigkeit der Festlegung vorzusehen ist.
Dank der Auftragung der Isolierschicht und dank der Tatsache, daß die ersten leitenden Zonen in einer Ebene mit der oberen Fläche dieser Schicht liegen, stellen die
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Metallisierungen der Verbindungen keine wichtigen "Verfahrens schritte" dar. Diese TWiterdrückung der Verfahrensschritte erlaubt eine Verringerung der Anzahl der durch die Herstellung der Verbindungen schadhaft gewordenen S chaltungen.
Nachfolgend wird die Erfindung anhand der Zeichnung näher erläutert. Es zeigen:
Fig. 1 Schnitte zur Erläuterung der verschiedenen Verfahrensschritte zur Herstellung der Verbindungen nach einem bereits diskutierten Verfahren;
Fig. 2 Schnitte zur Erläuterung der verschiedenen
Verfahrensschritte zur Herstellung der elektrischen Verbindungen nach dem erfindungsgemäßen Verfahren;
Fig. 3 eine Vorrichtung zur wahlweisen Auftragung eines Isolierstoffes, und
Fig. h Schnitte zur Erläuterung der verschiedenen
Verfahrensschritte nach einer Abwandlung des Verfahrens zur wahlweisen Auftragung.
In der Fig. 2 sind die verschiedenen Verfahreneschritte zur Herstellung eines MOS-Transistors nach dem erfindungsgemäßen Verfahren dargestellt. Eine geteilte Siliziumscheibe 3k ist beispielsweise p-dotiert. Auf dieser Scheibe wird eine erste Schicht 36 abgeschieden oder aufgetragen, die den Torisolator und die Diffusionsmaske bildet. Auf der Schicht 36 kann gegebenenfalls eine
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Schicht 38 aus Siliziumnitrid abgeschieden werden, um die Eigenschaften der Schicht 36 zu verbessern. Durch die Schichten 36 und 38 werden zwei Fenster 40 und 42 für die Diffusion des Dotierstoffes der Quellen- und Senkenzone eingebracht. Durch die Fenster 40 und 42 wird eine Diffusion oder Implantation eines η-leitenden Dotierstoffes durchgeführt, um jeweils die Quellen- und Senkenzone 44 und 46 ohne Oxydation der Oberfläche zu bilden.
Auf dieser Seite der Scheibe 34 wird eine Metall schicht von im wesentlichen konstanter Dicke aufgetragen. Das verwendete Metall kann in vorteilhafter Weise Alu minium sein. Dann wird durch Ätzen eine erste Verbindungs ebene festgelegt, die der Quelle, der Senke und dem Tor entspricht, wobei diese Verbindungen jeweils mit den Be zugszeichen 48, 50 und 52 versehen sind. Bei dem folgen den in der Fig. 2c dargestellten Verfahrensschritt wird bereichsweise eine dicke Isolierschicht 54 so aufgetra gen, daß die obere Fläche der Metallkontakte 48, 50 und 52 in einer Ebene mit der Oberfläche der Isolierschicht 54 liegt. Diese Isolierschicht ist in vorteilhafter Weise Siliziumdioxyd.
Für die bereichsweise oder strukturierte Auftragung der Isolierschicht können zwei große Gruppen von Verfahren verwendet werden. Bei der ersten Gruppe wird eine Ein wirkungsgeschwindigkeit des entsprechend den Zonen des Reliefs oder der Oberfläche (Orte der Metallkontakte) oder den Vertiefungen verschieden aufgetragenen Siliziumdioxyds festgestellt. Bei der anderen Gruppe wird die Auftragung der Isolierschicht auf den Metallkentakten vermieden.
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Bei der ersten Gruppe können verschiedene Einwirkungsgeschwindigkeiten erhalten werden.
Ein erstes Verfahren besteht darin, ein mit Siliziumdioxyd bedecktes Substrat Schwingungen in einem Ätzbad aus zus·tzen.
In der Fig. 3 ist eine Vorrichtung zur Durchführung dieses Verfahrens dargestellt. Diese Vorrichtung umfaßt einen Behälter 6o, der mit einer Lösung 63 gefüllt ist, die ein Ätzen des Siliziumdioxyds erlaubt, und eine Schwingscheibe 62, die mit einem Vibrator 6k eines bekannten Typs verbunden ist, der die Scheibe Verschiebungen entsprechend einem Pfeil F mit einem Sinusverlauf unterwirft. Der Vibrator wird von einem Signalerzeuger 66 gespeist. Auf die Scheibe 62 werden Substrate, wie beispieleweise das Substrat 68, aufgelegt, auf die bereits das Siliziumdioxyd aufgetragen wurde. Es wird eine gleichmäßige Einwirkung auf die Siliziumdioxydschicht erhalten, die die Zonen übersteigt, in denen bereits Metallschichten aufgetragen wurden, und die dadurch aus der übrigen Siliziumdioxydschicht hervortreten.
Es können Frequenzen von 10 Hz bis 10 kHz und Amplituden in der Größenordnung von 3 mm verwendet werden.
Ein zweites Verfahren verwendet einen mechanischchemischen Abrieb des auf der Oberfläche oder dem Relief aufgetragenen Oxyds.
Eine andere Technik besteht in einer Abwandlung der Einwirkungsgeschwindigkeit des auf den Metallteilen aufgetragenen SiIiZiUIyaufgrund einer anfänglichen Schicht,
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die den Zonen des Siliziumdioxyds vorbehalten ist, die mit Phosphor dotiert sind. Vor der Einwirkung wird Phosphor in die obere Schicht eindiffundiert, wobei diese Technik nicht mit Aluminium, jedoch mit polykristallinem Silizium oder einem temperaturbeständigen Metall verträglich ist, das für die auftretenden Temperaturen geeignet ist.
Ein viertes Verfahren kann angewendet werden, wenn die leitenden Zonen aus Molybdän bestehen. Die entsprechenden Verfahrensschritte sind in den Figuren 4a, 4b und 4c dargestellt. Zunächst wird Molybdän und dann wird mit Phosphor dotiertes Siliziumdioxyd aufgetragen. Das Verhältnis der Menge von PH„ zur Menge von SiHr liegt in der Dampfphase beispielsweise zwischen 0,05 und 0,2. Diese beiden Schichten werden geätzt, was einen Kontakt 70 ergibt, der aus einer Molybdänschicht 74 und einer dotierten Siliziumdioxydschicht 72 besteht. Die Molybdänschicht ist etwas unterätzt, so daß die Siliziumdioxydschicht etwas vorsteht. Jede der beiden Schichten hat eine Dicke in der Größenordnung von 2000 £. Sodann wird eine Siliziumdioxydschicht 76 auf der gesamten Scheibe bei einer Temperatur in der Größenordnung von 400 C und in einem oxydierenden gasförmigen Medium (O2 und H_0) aufgetragen. Während seiner Oxydation an der Oberfläche und an seinen Rändern dehnt sich das Molybdän aus, was durch die Bezugszeichen 78 und 80 angedeutet ist. Die Verformung der dotierten Siliziumdioxydschicht 72, die auf mechanischen Spannungen aufgrund von Unterschieden der Wärmeausdehnungskoeffizienten und auf der Ausdehnung der Molybdänschicht beruht, führt zu der in der Fig. 2b dargestellten Anordnung. Es tritt ein Bruch des Teiles 82 der Siliziumdioxydschicht 76 auf, was zu einem "Schnitt" der dotierten Si-
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liziumdioxydschicht 72 führt. Durch die Verwendung eines selektiven Lösungsmittels des mit Phosphor dotierten Siliziumdioxyds tritt ein sehr schneller Angriff der Schicht 72 auf, wodurch gleichzeitig die nicht dotierte Siliziumdioxydschicht 82 abgelöst wird. Es entsteht die in der Fig. 4c dargestellte Anordnung, bei der die Oberfläche des Kontaktee 74 aus Molybdän frei von Siliziumdioxyd ist.
Bei der anderen Gruppe der Verfahren kann:
- die Isolierschicht durch thermisches Aufbrechen eines zwischen den metallischen Verbindungen vorgesehenen Materials ausgeschlossen werden; das in Frage kommende Material kann vorteilhafterweise das Harz oder der Lack sein, das bzw. der zum Ätzen der Metallkontakte diente, oder
- ein Material zersetzt -werden, das vor der Auftragung des Siliziuradioxyds dazwischengebracht wurde, wodurch dessen Ablagerung auf den metallischen Verbindungen verhindert wird.
Dieses zweite Verfahren, das Insbesondere auf Verbindungen oder Leiterbahnen aus Molybdän angewendet wird, besteht in der Erzeugung der partiellen Sublimation des Molybdäns während der Auftragung des Siliziumdioxyds in der Gasphase. Die gasförmigen Produkte verhindern die Auftragung des Siliziumdioxyds auf dem Molybdän.
Zur Erzielung dieses Ergebnisses wird im Trägergas dem Silan und dem zur Erzeugung des Siliziumdioxyde erforderlichen Oxydationsmittel ein geringer Anteil an l Chlorwasserstoffgas zugefügt. Es tritt dann eine Sublimation eines kleinen Teiles des Molybdäns auf, um eine
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flüchtige Verbindung zu ergebenj Chlorhydrin. Diese Freisetzung oder Ausschaltung verhindert die Ablagerung von Siliziumdioxyd auf Molybdän. Der Gehalt an Chlorwasserstoffgas im Trägergas kann vorteilhafterweise in der Größenordnung von 0,4 in liegen.
Während des letzten Verfahrensschrittes, der in der Fig. 2d dargestellt ist, wird eine zweite Metallschicht 56 aufgetragen, was von einem Ätzen dieser Schicht gefolgt wird, um die gewünschten Verbindungen oder Leiterbahnen herzustellen.
Das Ätzen der Metallschichten kann mittels bekannter Mittel erfolgen. Insbesondere kann ein Photoätzverfahren mit einer Maskentechnik verwendet werden.
Anstelle eines Ätzens der Metallschicht kann ein anderes Verfahren zur Begrenzung der nützlichen leitenden Zone in einer einheitlichen Schicht verwendet werden (zur Herstellung der Kontakte oder zur Herstellung der Verbindungen oder Leiterbahnen)\ beispielsweise kann entsprechend einer bekannten Technik die Masse der Metallschicht außerhalb der nützlichen leitenden Zone oxydiert werden (vgl. "Electronics", Juli 20, 1970, Seite 33). 9mmmim*m*ämmmmm
Sie besteht in der Auftragung einer einheitlichen Aluminium· schicht auf der gesamten Oberfläche des Siliziumsubstrats. Mittels eines geeigneten Lacks werden die Zonen maskiert, in denen die elektrischen Kontakte hergestellt werden sollen. Die Siliziumscheibe wird einem Oxydationsmittel ausgesetzt. Die gesamte Oberfläche des nicht maskierten Aluminiums wird in Aluminiumoxyd übergeführt. Beim zweiten Verfahrensschritt wird der Lack mittels eines Lösungsmit-
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tels entfernt. Diese Technik hat den Vorteil, daß gleichzeitig die leitenden Zonen begrenzt und die bereichsweise Isolierschicht hergestellt werden. Es ist auch möglich, direkt die leitenden Zonen mit der gewünschten Geometrie herzustellen: Beispielsweise wird das Substrat bereicheweise lichtempfindlich gemacht, indem eine Behandlung angewendet wird, die eine Mitnahme der Metallschichten auf den einzigen gewünschten Zonen ermöglicht; ein derartiges Verfahren ist bereits bekannt (vgl. den Artikel von P. T. Stroud, erschienen in der Zeitschrift "Thin Splid Films" 9/72, Seiten 273 bis 281).
Mittels dieses Verfahrens kann die Toleranz der Positionierung der zweiten Ebene der Verbindungen oder Leiterbahnen, d. h. der Metallschicht 56, unterdrückt werden. Dies erlaubt einen bedeutenden Platzgewinn und damit eine noch größere Verkleinerung der erhaltenen Anordnung.
Zusätzlich erfordert dieses Verfahren lediglich drei Ätzschritte und somit lediglich drei Masken.
Weiterhin kann dieses Verfahren auf verschiedene Technologien wie beispielsweise die Technologien mit einer Selbstausrichtung des Tores angewendet werden, einschließlich der Ionenimplantation, des polykristallinen' Siliziums, des Molybdäns usw. ...
Das anhand der Herstellung eines MOS-Transistors beschriebene Verfahren kann in vorteilhafter Weise auch auf andere Halbleiterbauelemente angewendet werden.
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Claims (1)

  1. Patentansprüche
    M. ./Verfahren zur Herstellung integrierter Schaltungen, dadurch gekennzeichnet , daß nach Herstellen der zu verbindenden Zonen der Schaltung eine erste Anordnung leitender Zonen auf den Zonen des Substrats (J4^ hergestellt wir,d, wo die elektrischen Kontakte erzeugt werden sollen, daß eine strukturierte oder selektive Isolierschicht (54) so hergestellt wird, daß der obere Teil der leitenden Zonen (48, 50, 52) in einer Ebene mit der Oberfläche der Isolierschicht (54) liegt, und daß darauf eine zweite Anordnung leitender Zonen (56) hergestellt wird, die die gewünschten Verbindungen zwischen den in einer Ebene liegenden leitenden Zonen (48, 50, 52) bewirkt.
    2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß mindestens eine der Anordnungen der leitenden Zonen (48, 50, 52; 56) aus einer einheitlichen leitenden Schicht erhalten wird, die entsprechend der gewünschten Geometrie begrenzt wird.
    5. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Begrenzung durch Ätzen der einheitlichen leitenden Schicht erhalten wird, wobei die nicht erforderlichen Teile entfernt werden.
    4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die strukturiert oder selektiv aufgebrachte Isolierschicht (54) durch Auftragung einer Isolierschicht mit im
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    wesentlichen konstanter Dicke erhalten wird, daß diese Isolierschicht sodann so abgetragen wird, daß die Einwirkungsgeschwindigkeit bei den der Anordnung der ersten leitenden Zonen entsprechenden Bereichen wesentlich höher als die Einwirkungegeschwindigkeit bei Vertiefungen ist.
    5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die strukturiert oder selektiv aufgebrachte Isolierschicht (76, 82) durch Auftragung eines die Haftfähigkeit der Isolierschicht (82) auf der leitenden Zone (7*0 verhindernden Körpers (70) auf die Oberfläche der ersten leitenden Zonen erhalten wird (Fig. 4).
    6. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die leitenden Zonen (48, 50, 52; 56) aus Metall bestehen, und daß -die strukturiert oder selektiv aufgebrachte Isolierschicht (54) durch Maskierung der Zonen erhalten wird, wo die leitenden Zonen beibehalten werden sollen, indem die gesamte Anordnung des Substrats einem Oxydationsmittel ausgesetzt wird und die Masken entfernt werden.
    7. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die leitenden Zonen aus Molybdän bestehen, daß eine Schicht aus dotiertem Siliziumdioxyd auf den leitenden Zonen abgeschieden wird, daß eine einheitliche Schicht aus Siliziumdioxyd aus der Gasphase und mit einem Oxydationsmittel auf dem Substrat abgeschieden wird, wodurch sich das Molybdän ausdehnt und der das Molybdän bedeckende Teil des Siliziumdioxyds bricht, und daß dieser Teil des Siliziumdioxyds mit einem Lösungsmittel abgehoben wird (Fig. 4b).
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    8. Verfahren nach Anspruch 5» dadurch gekennzeichnet, daß die leitenden Zonen aus Molybdän bestehen, und daß die strukturiert oder selektiv aufgetragene Isolierschicht dadurch erhalten wird, daß das Substrat einem Gasstrom ausgesetzt wird, der Silan (SiHr), Sauerstoff und Chlor- , wasserstoffgas (HCl) enthält.
    9. Anwendung des Verfahrens nach einem der Ansprüche 1 bis 8, zur Herstellung von MOS-Transistoren, dadurch gekennzeichnet , daß auf einer Scheibe aus mit einem bestimmten Dotierstoff dotiertem Halbleiterma terial eine Isolierschicht (36, 38) zur Bildung des Tores des MOS-Transistors aufgetragen wird, daß in die Isolierschicht zwei Fenster (40, 42) eingebracht werden, daß eine Diffusion oder eine Implantation mit einem Do tierstoff des zum Dotierstoff <ier Scheibe entgegengesetzten Leitungstyps durch die Fenster (40, 42) zur Erzeugung der Quelle und Senke des Transistox's ohne Aufwachsen ei ner Isolierschicht durchgeführt wiri, daß eine erste Me tallschicht auf der Schicht abgeschieden wird, daß die erste Metallschicht zur Bildung von Metallkontakten (48, 50, 52) auf dem Tor und auf den beiden Dj.ffusionszonen geätzt wird, daß eine dicke uua se;.■·■■ li"...·. -■ ·...Kl1 struktu riert vorgesehene Isolierschicht (3"·Ο *>° '■■· '<'· '"getrag«n wird, daß die Oberfläche der Me fcallkontrtk ce (48, 50, 5?) in einer Ebene mit der Oberfläche der Itojierschient (54) liegt, und daß eine ζ we:: te MetaJlsr/'-'J crsc ( *>- ) aufgetragen wird, die zur Herstellung der ^--.-■>, wü π -- ■' ·';■■: -·η ''-.r oder Leiterbahnen geätzt wird,
    Leerseite
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GB (1) GB1440627A (de)
IT (1) IT986462B (de)
NL (1) NL182107C (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5621332A (en) * 1979-07-31 1981-02-27 Fujitsu Ltd Manufacture of semiconductor device
DE3828812A1 (de) * 1988-08-25 1990-03-08 Fraunhofer Ges Forschung Dreidimensionale integrierte schaltung und verfahren zu deren herstellung

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB973722A (en) * 1961-02-20 1964-10-28 Philco Corp Improvements in or relating to semiconductor devices
DE1927646A1 (de) * 1968-06-05 1970-01-08 Matsushita Electronics Corp Halbleitervorrichtung und Verfahren zu deren Herstellung
DE1614283A1 (de) * 1966-10-05 1970-05-27 Philips Nv Verfahren zur Herstellung einer Halbleitervorrichtung und durch dieses Verfahren hergestellte Halbleitervorrichtung
DE1789106A1 (de) * 1966-12-30 1971-09-23 Texas Instruments Inc Halbleiteranordnung

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3341753A (en) * 1964-10-21 1967-09-12 Texas Instruments Inc Metallic contacts for semiconductor devices
US3667005A (en) * 1966-06-30 1972-05-30 Texas Instruments Inc Ohmic contacts for semiconductors devices
NL158024B (nl) * 1967-05-13 1978-09-15 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting en halfgeleiderinrichting verkregen door toepassing van de werkwijze.
US3495324A (en) * 1967-11-13 1970-02-17 Sperry Rand Corp Ohmic contact for planar devices
US3641661A (en) * 1968-06-25 1972-02-15 Texas Instruments Inc Method of fabricating integrated circuit arrays
US3700508A (en) * 1970-06-25 1972-10-24 Gen Instrument Corp Fabrication of integrated microcircuit devices
JPS4851595A (de) * 1971-10-29 1973-07-19

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB973722A (en) * 1961-02-20 1964-10-28 Philco Corp Improvements in or relating to semiconductor devices
DE1614283A1 (de) * 1966-10-05 1970-05-27 Philips Nv Verfahren zur Herstellung einer Halbleitervorrichtung und durch dieses Verfahren hergestellte Halbleitervorrichtung
DE1789106A1 (de) * 1966-12-30 1971-09-23 Texas Instruments Inc Halbleiteranordnung
DE1927646A1 (de) * 1968-06-05 1970-01-08 Matsushita Electronics Corp Halbleitervorrichtung und Verfahren zu deren Herstellung
DE1927646B2 (de) * 1968-06-05 1973-02-15 Matsushita Electronics Corp, Kadoma, Osaka (Japan) Verfahren zur herstellung einer halbleiteranordnung

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
J. Berghammer: "Microminiaturization", Oldenbourg Verlag München und Wien, S. 609-622 *

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Publication number Publication date
JPS588143B2 (ja) 1983-02-14
IT986462B (it) 1975-01-30
NL7308278A (de) 1973-12-18
JPS4952589A (de) 1974-05-22
GB1440627A (en) 1976-06-23
FR2188304B1 (de) 1977-07-22
NL182107B (nl) 1987-08-03
DE2330645C3 (de) 1982-07-08
US3930305A (en) 1976-01-06
DE2330645B2 (de) 1976-11-18
NL182107C (nl) 1988-01-04
FR2188304A1 (de) 1974-01-18

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