DE2454595A1 - Verfahren zur isolation der bestandteile einer integrierten schaltung - Google Patents

Verfahren zur isolation der bestandteile einer integrierten schaltung

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DE2454595A1 DE19742454595 DE2454595A DE2454595A1 DE 2454595 A1 DE2454595 A1 DE 2454595A1 DE 19742454595 DE19742454595 DE 19742454595 DE 2454595 A DE2454595 A DE 2454595A DE 2454595 A1 DE2454595 A1 DE 2454595A1
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Description

Patentanwälte Dlpl.-Ing. R. BEETZ sen Dlpl.-Ing. K. LAMPRECHT
Diving. R. B ε ε T Z Jr. • MO η oh en 22, Stelnadorfatr. 1*
410-23.412P 18. 11. 1974
Commissariat ä 1'Energie Atomique, Paris (Prankreich)
Verfahren zur Isolation der Bestandteile einer integrierten Schaltung
Die Erfindung bezieht sich auf ein Verfahren zur Isolation der verschiedenen Bestandteile oder Bauelemente einer integrierten Schaltung.
Es ist bekannt, daß man unter einer integrierten Schaltung eine Vereinigung von Halbleiterbauelementen, wie z.B. bipolare Transistoren, MOS-Transistoren, Dioden, Widerstände usw. zu verstehen hat, die durch Dotieren in einem einzigen Plättchen aus Halbleitermaterial, z.B. aus Silizium hergestellt sind·. Diese verschiedenen Bauelemente müssen untereinander zur Schaffung einer gegebenen Schaltung verbunden werden. Da sich alle diese Bestandteile oder Bauelemente auf bzw. in einem und demselben Halbleitersubstrat befinden, ist es erforderlich, sie untereinander elektrisch zu isolieren.
Tatsächlich erzeugen die zwischen den aktiven Teilen der Bauelemente und dem Substrat existierenden Verbindungen oder Übergänge parasitäre Dioden, die die Funktion der Schaltung sehr erheblich stören können.
4io-(B499i.5)T-ot
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Um diese Nachteile zu vermeiden, ist man gezwungen, die einzelnen Bauelemente voneinander zu isolieren.
So unterdrückt man die parasitären Dioden oder Kapazitäten.
Es ist eine Anzahl von Verfahrensweisen bekannt, um diese Isolation zu erzeugen.
Nach einigen Techniken schafft man stark dotierte Zonen, um den innerhalb dieser stark dotierten Zonen befindlichen Siliziumteil zu isolieren, und nach anderen Techniken erzeugt man um den ganzen Halbleiterteil herum, in dem man eines der Bauelemente unterbringen will, einen "Kasten" aus Isolierstoff. ' .
Zur ersten Verfahrensgruppe kann man die Herstellung von Isolationskästen durch Diffusion nennen, wobei man von einem halbleitenden Plättchen mit z.B. einer Tiefenzone vom P-Typ ausgeht, auf der durch Epitaxie eine Oberflächenzone vom N-Typ aufgewachsen ist, in der man die Bauelemente haben will.
Um die N-Zone herum, in der man das Bauelement erzeugen will, diffundiert man eine P+-Zone ein, die so die N-Zor vom Rest der N-Schicht des Substrats isoliert.
Ein erster Nachteil dieser Technik beruht darauf, daß gleichzeitig, wenn man die gewünschte Isolation erhält, zwischen den N-Zonen und den P+-Zonen erhebliche parasitäre Kapazitäten entstehen. Außerdem muß die P+-Diffusion die gesamte N-Schicht durchdringen, und daher dauert diese Diffusion sehr lange.
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Die zweite Technik ist gut bekannt und wird gewöhnlich mit ·. dem Begriff EPIC-Isolationstechnik bezeichnet.
Diese Technik weist den Vorteil auf, eine völlige Einfassung der halbleitenden Zone durch einen elektrischen Isolierstoff, wie z.B. Siliziumdioxid zu ergeben. Die Hauptschwierigkeit dieser Technik liegt im Erhalten einer zum Boden.des "Kastens" genau parallelen erodierten Oberfläche. Diese ziemlich schwierig zu verwirklichende Technik ist verhältnismäßig lästig.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Isolation der Bauelemente einer integrierten Schaltung anzugeben, nach dem es unter Überwindung der genannten Nachteile möglich ist, eine Isolation der Bauelemente untereinander mit Hilfe einer Mauer aus isolierendem Dielektrikum, wie z.B. Siliziumdioxid zu schaffen, ohne dabei so schwierige Verfahrensschritte zu benötigen, wie.sie im Zuge des EPIC-Verfahrens vorkommen.
Gegenstand der Erfindung, womit diese Aufgabe gelöst wird, ist ein Verfahren zur Isolation der verschiedenen Bauelemente einer integrierten Schaltung auf einem leitenden Siliziumplättchen mit einer Oberflächenschicht und einer von dieser isolierten Tiefenschicht, mit dem Kennzeichen, daß man auf den Oberflächenbereichen des Plättchens, die den Zonen entsprechen, wo man die Bauelemente unterbringen will, eine erste Abscheidung aus einem Werkstoff, der sich zur Umwandlung in eine Verbindung einer im Vergleich mit seiner Dichte .geringeren Dichte eignet, derart erzeugt, daß jeder Abseheidungsbereich von den benachbarten Abseheidungsbereichen durch einen davon freien Streifen getrennt ist, daß man in der Oberflächenschicht an der Stelle jedes Streifens eine Nut anbringt, die etwas bis in die Tiefenschicht hineinreicht, daß
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man auf dem gesamten Plättchen eine selektive Siliziumdioxidabscheidung derart erzeugt, daß das die Nuten ausfüllende Siliziumdioxid bis auf Höhe des unteren Randes der ersten Abscheidungen reicht, und daß man die ersten Abscheidungen mit Hilfe eines spezifisch wirkenden Lösungsmittels · beseitigt, wobei das verbleibende Siliziumdioxid die Isolierwände um die Oberflächenbereiche herum bildet.
Nach einer ersten Ausführungsart bewirkt man eine Abscheidung von dotiertem Siliziumdioxid und erzeugt eine gleichmäßige Abscheidung von Siliziumdioxid aus der Gasphase und in oxydierendem Medium auf dem gesamten Plättchen, was zu einer Aufblähung des die erste Abscheidung bildenden Werkstoffes und zu einem Abplatzen des diesen Werkstoff überdeckenden Teils des Siliziumdioxids führt, und beseitigt diesen Teil mit Hilfe eines spezifischen Lösungsmittels des dotierten Siliziumdioxids.
Nach einer zweiten Ausführungsart erzielt man die selektive Siliziumdioxidabscheidung, indem man das Substrat einem Gasstrom aussetzt, der Silan und Sauerstoff enthält.
Die Erfindung wird anhand der in der Zeichnung veranschaulichten Ausführungsbeispiele näher erläutert; darin zeigen:
Fig. la bis Ie schematisch die verschiedenen ■Verfahrensschritte zur Isolation der Bestandteile einer integrierten Schaltung nacheiner ersten Ausführungsart; und
Fig. 2a bis 2d schematisch eine Variante der Erzeugung der selektiven Abscheidung,
In Fig. 1 sind die verschiedenen Schritte des Isolationsverfahrens gemäß der Erfindung veranschaulicht.
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Man geht von einem Siliziumplättchen 84 mit einer Oberflächenschicht 86 des N-(oder P-)Typs und einer Tiefenschicht 88 des P-(oder' N-)Typs aus (man könnte auch von einem Siliziumplättchen auf einem Isolierstoffträger ausgehen). Die N-Schicht kann man z.B. durch epitaxiales Wachstum erhalten. Auf der gesamten Oberseite der Schicht 86 erzeugt man z.B. durch Aufdampfen eine gleichmäßige Abscheidung 90 aus Molybdän, wie Fig. la zeigt.
Im folgenden, perspektivisch in Fig. Ib veranschaulichten Verfahrensschritt graviert oder ätzt man die Molybdänschicht 90 in der Weise, daß nur die Abscheidungen 92a, 92b, 92c übrigbleiben, die den Zonen oder Bereichen des Plättchens 84 entsprechen, wo man später die Halbleiterbauelemente erzeugen will. Jede Abscheidung ist dann von den benachbarten Abscheidungen und dem Rest des Molybdäns durch von Molybdän freie Streifen, z.B. 94a, 94b, 94c und 94d im Fall der Abscheidung 92a, getrennt.
Beim folgenden, perspektivisch in Fig. Ic veranschaulichten Verfahrensschritt graviert oder ätzt man die Siliziumschicht 86 im Bereich der Molybdänfreien Siliziumstreifen. Jeder Teil der Schicht 86, der sich unter einer Molybdanabscheidung befindet, ist so von den unter den benachbarten Molybdänabscheidungen liegenden Teilen durch eine Nut getrennt, die den Teil völlig umgibt und etwas bis in die Tiefenschicht 88 hineinreicht. Z.B. ist der unter der Molybdanabscheidung 92b liegende Teil 96b von den Teilen 96a und 96c, die sich unter den Abscheidungen 92a bzw. 92c befinden, durch eine Nut isoliert, die sich aus den Elementen 98a, 98b, 98c und einem vierten, in Fig. 2c nicht dargestellten Element zusammensetzt.
Man nimmt anschließend eine selektive Abscheidung von Siliziumdioxid auf der Oberseite des Plättchens nach dem einen oder anderen an sich zur selektiven Abscheidung bekannten Verfahren vor. Die die Teile' 96a, 96b, -96c umgebenden
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Nuten werden so mit Siliziumdioxid gefüllt, ohne daß sich Siliziumdioxid auf den Molybdanabscheidungen ablagert. Man erhält so um jeden Teil 96a, 96b, 96c herum eine "Mauer" aus Siliziumdioxid, von der Schnittflächen 100, 100', 100" in Fig. Id erkennbar sind.
In einem letzten Verfahrensschritt (Pig. Ie) beseitigt mangle Molybdanabscheidungen 92a, 92b, 92c mit Hilfe eines für Molybdän spezifischen Lösungsmittels, z.B.' desjenigen, das bereits zum Gravieren bzw. Ätzen bei dem in Fig. Ib veranschaulichten Verfahrensschritt gedient hat. Die Oberseite des Siliziumplättchens ist dann an diesen Stellen frei von Siliziumdioxid. Um jeden Teil 96a, 96b, 96c herum hat man keine Überdicke von der Siliziumdioxidmauer entsprechendem Siliziumdioxid.
So isoliert man jeden Teil 96a, 96b, 96c aus Silizium von den benachbarten Teilen mittels dieser Siliziumdioxidmauern 100, 100', 100", die in der Tiefenschicht 88 aus Silizium münden.
Die erhaltene Struktur hat eine gut ebene Oberfläche, was einen ersten Vorteil bedeutet. Ein weiterer Vorteil ergibt sich daraus, daß eine isolierende Mauer viel weniger Platz als eine diffundierte Mauer einnimmt (aufgrund der Raumladungsausdehnungen, die zu garantieren sind).
Was im Vorstehenden unter Verwendung von Molybdän beschrieben ist, läßt sich gleichfalls mit Hilfe einer gewissen Zahl weiterer metallischer Werkstoffe, wie z.B. Vanadin, Chrom, Rhenium, Technetium erreichen, und nach allgemeiner Definition müssen diese Materialien, wenn sie erfindungsgemäß verwendbar sein sollen, zu Verbindungen führen können, die merklich niedrigere Dichten als diejenige des Metalls aufweisen, und zwar zu festen oder gasförmigen Verbindungen
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unter der Einwirkung geeigneter Reagentien: Z.B. Sauerstoff bzw. Chlorwasserstoff, wie noch erläutert wird.
Man kann auch Verbindungen solcher metallischer Werkstoffe, vorzugsweise Oxide verwenden, die sich in Gegenwart von Sauerstoff entweder durch Erhitzen oder durch Einwirkung geeigneter Reagentien zur Umwandlung in andere feste Verbindungen geringerer Dichte oder flüchtiger Verbindungen dieser metallischen Werkstoffe'eignen.
In Fig. 2 sind die verschiedenen Verfahrenssehritte (Fig. 2a, 2b, 2c, 2d) der ersten Variante des Verfahrens zur selektiven Abscheidung von Siliziumdioxid bei der Herstellung der Isolation veranschaulicht.
Man erzeugt eine Molybdänabscheidung, dann eine Abscheidung von Siliziumdioxid, diernan z.B. aus der Gasphase mit Phosphor dotiert/Hierfür verwendet man ein gasförmiges Gemisch von PH-, und SiH2, mit solchen Konzentrationen, daß die Beziehung eingehalten wird:
PH
O OS < Drehsatz 3 < ο 2
°'°5\ Durchsatz SlH ^ °'d'
Man graviert oder ätzt diese beiden Schichten, wobei sieh die Doppelschichteinheit 70 in Fig. 2a ergibt, die aus einer Molybdänschicht 74 und einer Schicht aus dotiertem Siliziumdioxid 72 zusammengesetzt ist. Die Molybdänschicht-74 wird etwas Ubergraviert, um die Siliziumdioxidschicht 72 überstehen zu lassen. Man graviert bzw. ätzt gleichzeitig die <ä±e zi isolierende Zone 711 umgebende Nut 71. Die Schicht 72 hat eine Dicke in der Größenordnung von 2000 A5, die Schicht 74 eine Dicke von mindestens 2000 J?. Man bewirkt anschließend eine Abscheidung von nicht dotiertem Siliziumdioxid 76 auf der ganzen Unterlage bei einer Temperatur in der Größenordnung von
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• f.
400°C aus gasförmigen oxydierenden Medium (Sauerstoff). Indem sich das Molybdän an der überfläche und an den Rändern oxydiert, bläht es sich, wie bei 78 und 80 angedeutet ist, auf. Die Deformation der dotierten Siliziumdioxidschicht 72 aufgrund der mechanischen Spannungen infolge der Ausdehnungskoeffizientunterschiede, des Siliziumdioxids 76, des dotierten Siliziumdioxids 72 und des Molybdäns und aufgrund der Aufblähung des Molybdänschicht führt zu einer Ausbildung der in Fig. 2b dargestellten Struktur. Man erhält ein Abplatzen des Teils 82 von der Siliziumdioxidschicht 76, was den "Abschnitt" der dotierten Siliziumdioxidschicht 72 auftreten läßt..Außerdem wandert die Phosphordotierung von der dotierten Schicht 72 zur Siliziumdioxidschicht 82 oberhalb der Einheit 70. Unter Verwendung eines selektiven Lösungsmittels für mit Phosphor dotiertes Siliziumdioxid hat man einen sehr schnellen Angriff auf die Schicht 72, wobei sich gleichzeitig die Abtrennung der nicht dotierten Siliziumdioxidschicht 82 ergibt. Man erhält dann die in Fig. 2c dargestellte Struktur, in der die Kontaktoberfläche 74 aus Molybdän von Siliziumdioxid frei ist, während die Nut 7I mit Siliziumdioxid 76 gefüllt ist, das die Isolationsmauer darstellt. In einem letzten Verfahrensschritt (Fig. 2d) entfernt man, wie beim ersten Ausführungsbeispiel angegeben, das Molybdän.
Diese Ausführungsvariante kombiniert die Vorteile des ■ selektiven Angriffs des mit Phosphor dotierten Siliziumdioxids und des Abplatzens des Teils 82. Nur zur möglichen Erklärung kann man das Aufblähen des Molybdäns so erläutern, als wenn es auf seine Oxydation zurückzuführen ist, die aufgrund des sehr oxydierenden Mediums die Verbindung MoO, ergibt. Das Verhältnis der Dichten dieses Molybdänoxids und des Molybdäns ist 0,5, so daß man ein merkliches Aufblähen des Molybdäns erhält.
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Bei dieser Ausführungsart ist es möglich, auch nicht von einer Molybdänschicht, sondern von einer Schicht aus einer Molybdänverbindung auszugehen, wobei dann die Aufblähung durch Umwandlung dieser Verbindung in eine andere Verbindung geringerer Dichte erreicht wird: Man kann so eine erste Abscheidung aus Molybdänoxid auf den gewünschten Zonen vornehmen, worauf man dann Chlorwasserstoffgas einwirken läßt, welches das Molybdänoxid in Molybdänoxychlorid geringerer Dichte umwandelt.
Die zweite Variante der selektiven Abscheidung besteht darin, beim Abscheiden von Siliziumdioxid aus der Gasphase nahe 400°C die Bildung einer Verbindung über den mit Molybdän bedeckten Zonen hervorzurufen, welche Verbindung die Abscheidung von Siliziumdioxid auf dem Molybdän verhindert. Diese Verbindung ist vorzugsweise ein flüchtiges Molybdänoxid, das beim Abscheiden von Siliziumdioxid in oxydierender Atmosphäre gebildet wird. Sie kann auch ein Chlorid oder Oxychlorid sein, die ebenfalls flüchtig sind.
Um dieses letztere Ergebnis zu erhalten,· setzt man dem Trägergas für Silan und Sauerstoff, die zur Bildung des Siliziumdioxids erforderlich sind, einen geringen Anteil von Chlorwasserstoffgas zu. Es ergibt sich dann eine Sublimation eines kleinen Teils des Molybdäns, so daß man eine flüchtige Verbindung des Chlorhydrintyps erhält. Diese Entwicklung der flüchtigen Verbindung verhindert die Siliziumdioxidabscheidung auf dem Molybdän. Der Gehalt an Chlorwasserstoffgas im Trägergas kann vorteilhaft in der Größenordnung von 0,4$ liegen, während der Gehalt an Sauerstoff zweckmäßig in der Größenordnung von 2,5$ liegt. Die vorher erfolgende Oxydation des Molybdäns begünstigt die Sublimation.
Diese zweite Variante ist auch beim direkten Herstellen der gewünschten Zonen aus einer Molybdänverbindung, vorzugsweise
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aus dem Molybdänoxid möglich, jwobei diese Verbindung bzw. das Oxid geeigneten Bedingungen zur Hervorrufung der genannten Sublimation unterworfen wird. Dies kann durch einfache Temperaturerhöhung oder in Gegenwart eines geeigneten Reagens, z.B. des Chlorwasserstöffgases erfolgen.
Diese Variante der selektiven Abscheidung wurde beim Verfahrensschritt gemäß Pig. Id des zuerst beschriebenen Verfahrens zur Herstellung der isolierenden Mauern verwendet.
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Claims (1)

  1. Patentansprüche
    1/Verfahren zur Isolation der verschiedenen Bauelemente einer integrierten Schaltung auf einem leitenden Siliziumplättchen mit einer Oberflächenschicht und einer von dieser isolierten Tiefenschicht, dadurch gekennzeichnet, daß man auf den Oberflächenbereichen (96a, 96b, 96c) des Plättchens (84), die den Zonen entsprechen, wo man die Bauelemente unterbringen will, eine erste Abscheidung (92a, 92b, 92c) aus einem Werkstoff, der sich zur Umwandlung in eine Verbindung einer im Vergleich mit seiner Dichte geringeren Dichte eignet, derart erzeugt, daß jeder Abseheidungsbereich (z.B. 92a) von den benachbarten Abscheidung sbereicheη (z.B. 92b) durch einen davon freien Streifen (z.B. 94c) getrennt ist, daß man in der Oberflächenschicht (86) an der Stelle jedes Streifens (94a, 94b, 94c) eine Nut (98a, 98b, 98c) anbringt, die etwas bis in die Tiefenschicht (88) hineinreicht, daß man auf dem ganzen Plättchen (84) eine selektive Siliziumdioxidabscheidung derart erzeugt, daß das die Nuten (98a, 98b> 98c) ausfüllende Siliziumdioxid (100, 100', 100") bis auf Höhe des unteren Randes der ersten Abscheidungen (92a, 92b, 92c) reicht, und daß man die ersten Abscheidungen mit Hilfe eines spezifisch wirkendem Lösungsmittels beseitigt, wobei das verbleibende Siliziumdioxid (100, 100', 100") die Isolierwände um die Oberflächenbereiche (96a, 96b, 96c) herum bildet.
    2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß man zum Erhalten der ersten Abscheidung (92a, 92b, 92c) auf den den Zonen entsprechenden Zonen (96a, 96b, 96c), wo man die Bauelemente unterbringen will, eine gleichmäßige Abscheidung (90) dieses Werkstoffs erzeugt und anschließend die benötigten Teile der Abscheidung durch Gravieren oder Ätzen begrenzt.
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    5. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Werkstoff, mit dem man die erste Abscheidung (92a, 92b, 92c) erzeugt, ein Ubergangsmetall ist.
    4. Verfahren nach Anspruch J5, dadurch gekennzeichnet, daß das Übergangsmetall Molybdän ist.
    5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß man auf der ersten Abscheidung (74) eine Abscheidung (72) aus dotiertem Siliziumdioxid erzeugt, daß man eine gleichmäßige Siliziumdioxidabscheidung (76, 82) aus der Gasphase und in oxydierendem Medium auf dem Plättchen erzeugt, was zu einer Aufblähung (78, 80) des die erste Abscheidung (74) bildenden Materials und zu einem Abplatzen des dieses Materials bedeckenden Siliziumdioxidteils (72, 82) führt, und daß man diesen Teil mit Hilfe eines für das dotierte Siliziumdioxid spezifischen Lösungsmittels entfernt,
    6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die Dotierung zum Erhalten des dotierten Siliziumdioxids (72) mit Phosphor durchgeführt wird.
    7. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die selektive Siliziumdioxidabscheidung (100, lOO', lOO") vorgenommen wird, indem man das Substrat (84) einem Silan und Sauerstoff enthaltenden Trägergasstrom aussetzt.
    8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die Siliziumdioxidabscheidung aus der Gasphase bei einer Temperatur in der Größenordnung von 400°C erfolgt.
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    9. Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß der verwendete Gasstrom außerdem Chlorwasserstoff gas enthält.
    10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß das Trägergas etwa 0,4$ Chlorwasserstoffgas und etwa 2,5$ Sauerstoff enthält.
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DE2454595A 1973-11-23 1974-11-18 Verfahren zur dielektrischen Isolation von Bauelementen einer integrierten Schaltungsanordnung Expired DE2454595C2 (de)

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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4032373A (en) * 1975-10-01 1977-06-28 Ncr Corporation Method of manufacturing dielectrically isolated semiconductive device
US4564997A (en) * 1981-04-21 1986-01-21 Nippon-Telegraph And Telephone Public Corporation Semiconductor device and manufacturing process thereof
JPS57176746A (en) * 1981-04-21 1982-10-30 Nippon Telegr & Teleph Corp <Ntt> Semiconductor integrated circuit and manufacture thereof
US4460434A (en) * 1982-04-15 1984-07-17 At&T Bell Laboratories Method for planarizing patterned surfaces
JPS6362272A (ja) * 1986-09-02 1988-03-18 Seiko Instr & Electronics Ltd 半導体装置の製造方法
FR2754386B1 (fr) * 1996-10-03 1998-10-30 Commissariat Energie Atomique Structure comprenant une partie isolee dans un substrat massif et procede de realisation d'une telle structure
US7157385B2 (en) * 2003-09-05 2007-01-02 Micron Technology, Inc. Method of depositing a silicon dioxide-comprising layer in the fabrication of integrated circuitry
US6300219B1 (en) 1999-08-30 2001-10-09 Micron Technology, Inc. Method of forming trench isolation regions
US6897120B2 (en) * 2001-01-03 2005-05-24 Micron Technology, Inc. Method of forming integrated circuitry and method of forming shallow trench isolation in a semiconductor substrate
US7125815B2 (en) * 2003-07-07 2006-10-24 Micron Technology, Inc. Methods of forming a phosphorous doped silicon dioxide comprising layer
US7055912B2 (en) * 2003-09-23 2006-06-06 Terry Lynn Luscombe Vehicle mounted utility apparatus with quick attachment means
US7053010B2 (en) * 2004-03-22 2006-05-30 Micron Technology, Inc. Methods of depositing silicon dioxide comprising layers in the fabrication of integrated circuitry, methods of forming trench isolation, and methods of forming arrays of memory cells
US7235459B2 (en) * 2004-08-31 2007-06-26 Micron Technology, Inc. Methods of forming trench isolation in the fabrication of integrated circuitry, methods of fabricating memory circuitry, integrated circuitry and memory integrated circuitry
US7217634B2 (en) * 2005-02-17 2007-05-15 Micron Technology, Inc. Methods of forming integrated circuitry
US7510966B2 (en) * 2005-03-07 2009-03-31 Micron Technology, Inc. Electrically conductive line, method of forming an electrically conductive line, and method of reducing titanium silicide agglomeration in fabrication of titanium silicide over polysilicon transistor gate lines
US8012847B2 (en) 2005-04-01 2011-09-06 Micron Technology, Inc. Methods of forming trench isolation in the fabrication of integrated circuitry and methods of fabricating integrated circuitry
US7682977B2 (en) * 2006-05-11 2010-03-23 Micron Technology, Inc. Methods of forming trench isolation and methods of forming arrays of FLASH memory cells
US8105956B2 (en) 2009-10-20 2012-01-31 Micron Technology, Inc. Methods of forming silicon oxides and methods of forming interlevel dielectrics

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1070278A (en) * 1963-08-19 1967-06-01 Western Electric Co Method of producing a semiconductor integrated circuit element
DE1912177A1 (de) * 1968-04-01 1969-10-23 Fairchild Camera Instr Co Halbleiterbauelement
DE2133980A1 (de) * 1966-10-05 1972-01-13 Philips Nv Verfahren zur Herstellung einer Halbleiteranordnung und durch dieses Verfahren hergestellte Halbleiteran Ordnung

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE621451A (de) * 1961-08-16
US3271488A (en) * 1961-11-21 1966-09-06 Itt Method of making masks for vapor deposition of electrodes
FR1381922A (fr) * 1963-02-08 1964-12-14 Int Standard Electric Corp Méthode de fabrication de semi-conducteurs
NL302323A (de) * 1963-02-08
US3425879A (en) * 1965-10-24 1969-02-04 Texas Instruments Inc Method of making shaped epitaxial deposits
US3519504A (en) * 1967-01-13 1970-07-07 Ibm Method for etching silicon nitride films with sharp edge definition
US3640782A (en) * 1967-10-13 1972-02-08 Gen Electric Diffusion masking in semiconductor preparation
US3675314A (en) * 1970-03-12 1972-07-11 Alpha Ind Inc Method of producing semiconductor devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1070278A (en) * 1963-08-19 1967-06-01 Western Electric Co Method of producing a semiconductor integrated circuit element
DE2133980A1 (de) * 1966-10-05 1972-01-13 Philips Nv Verfahren zur Herstellung einer Halbleiteranordnung und durch dieses Verfahren hergestellte Halbleiteran Ordnung
DE1912177A1 (de) * 1968-04-01 1969-10-23 Fairchild Camera Instr Co Halbleiterbauelement

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