DE3002051C2 - - Google Patents

Info

Publication number
DE3002051C2
DE3002051C2 DE3002051A DE3002051A DE3002051C2 DE 3002051 C2 DE3002051 C2 DE 3002051C2 DE 3002051 A DE3002051 A DE 3002051A DE 3002051 A DE3002051 A DE 3002051A DE 3002051 C2 DE3002051 C2 DE 3002051C2
Authority
DE
Germany
Prior art keywords
mask
dopant
protective
conductivity type
silicon nitride
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE3002051A
Other languages
English (en)
Other versions
DE3002051A1 (de
Inventor
Gianfranco Dr. Cerofolini
Giuseppe Mailand/Milano It Ferla
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
Original Assignee
SGS ATES Componenti Elettronici SpA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SGS ATES Componenti Elettronici SpA filed Critical SGS ATES Componenti Elettronici SpA
Publication of DE3002051A1 publication Critical patent/DE3002051A1/de
Application granted granted Critical
Publication of DE3002051C2 publication Critical patent/DE3002051C2/de
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
    • H01L21/76218—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers introducing both types of electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers, e.g. for isolation of complementary doped regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/07—Guard rings and cmos

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Description

Die Erfindung betrifft ein Verfahren gemäß Oberbegriff des Anspruchs 1.
Ein Verfahren dieser Art ist aus der US-PS 41 10 899 bekannt.
Ein bekanntes Verfahren zur Herstellung von derartigen CMOS- Vorrichtungen sieht die Bildung von Schutzringen um die Trans­ sistoren herum vor, wobei diese Schutzringe die Verlustströme auf Grund parasitärer MOS-Effekte auf ein Minimum verringern sollen. Die Schutzringe bestehen aus stark dotierten Zonen des Halbleitersubstrates und haben denselben Leitfähigkeitstyp wie der Bereich, in dem der Transistor untergebracht ist, den sie abschirmen sollen. Eine derartige Struktur kann, ausgehend von einem Substrat aus monokri­ stallinem Halbleitermaterial eines bestimmten Leitfähigkeits­ typs, beispielsweise n-dotiertes Silizium, mit den folgenden Verfahrensschritten erzeugt werden: Abgrenzung auf dem Substrat von zwei Bereichen, die die beiden komplementären MOS-Transistoren aufnehmen sollen, erste Maskierung zur Bildung eines Be­ reiches, der mit p-Dotierstoffen dotiert und für den MOS- Transistor mit n-Kanal bestimmt ist (p-Wanne), zweite Maskierung zur Dotierung von Source und Drain des Transistors mit p-Kanal und zur Dotierung des Schutzringes vom p-Leitfähigkeitstyp und schließlich dritte Maskierung zur Dotierung von Source und Drain des Transistors mit n-Kanal und zur Dotierung des Schutzringes mit n-Leitfähigkeit. Auf diese Verfahrensschritte folgen die Bildung des Oxids und der Gate-Elektrode für beide Transistoren sowie die Bildung der Kontakte und der metallischen Anschlüsse.
Dem Fachmann ist es bekannt, daß die Minimalabmessung einer derartigen Struktur eng mit den Ausrichtungstoleranzen der drei Maskierungsschritte verbunden sind, so daß die Fabrikationsdichte nicht wesentlich erhöht werden kann.
Zur Erzielung einer höheren Dichte ist in der US-PS 40 13 484 ein Verfahren vorgeschlagen worden, das auf einem Halbleiter­ substrat eines bestimmten Leitfähigkeitstyps, beispielsweise n-Silicium, die folgenden Verfahrensschritte vorsieht: Ab­ grenzung von zwei Bereichen, die die beiden komplementären MOS-Transistoren aufnehmen sollen, Bildung einer dicken Schutz­ schicht aus Silizium-Dioxid außerhalb der beiden Bereiche, Mas­ kierung einer der beiden Bereiche und eines Teils der zwischen diese liegenden Zone, Dotierung des anderen Bereiches mit Hilfe von Ionenimplantation zur Bildung der p-Mulde, Abtragen der Schutzschicht von der Zone zwischen den beiden Bereichen, die nicht durch die Maske abgedeckt ist, Dotierung des nicht abgedeckten Teils dieser Zone mit Dotierstoff vom p-Leitfähigkeitstyp zur Bildung eines Schutzringes vom p-Leit­ fähigkeitstyp, Abtragen der gesamten Oxid-Schutzschicht, Do­ tierung der ganzen, zwischen den beiden Bereichen liegenden Zone mit Dotierstoff vom n-Leitfähigkeitstyp, so daß ein Schutzring vom n-Leitfähigkeitstyp gebildet wird, ohne jedoch die Dortierstoffkonzentration im p-Schutzring wesentlich zu verändern, Bildung einer neuen, dicken Schutzschicht aus Si­ lizium-Dioxid außerhalb der beiden Bereiche und schließlich Bildung der beiden MOS-Transistoren mit n-Kanal und p-Kanal in den dafür vorgesehenen Bereichen.
Auch wenn die vorstehend kurz erläuterte Technik erlaubt, eine automatische Ausrichtung der Schutzringe untereinander und zu den aktiven Teilen der Vorrichtung und damit eine gegenüber vorher bekannten Techniken höhere Fabrikationsdichte zu er­ zielen, erfordert sie dennoch eine zweimalige Bildung einer dicken Schicht aus Silizium-Dioxid für das thermische Wachstum. Dieser doppelte Verfahrensschritt hat eine sehr lange Dauer, wobei etwa 12 Stunden charakteristisch sind, und muß bei einer hohen Temperatur ausgeführt werden, so daß Fehler in das Sub­ strat gebracht werden. Es ist ersichtlich, daß die Wirkungen jedes weiteren Verfahrensschrittes dieser Art sich addieren, so daß die Ergiebigkeit des gesamten Verfahrens von der Zahl der thermischen Oxydationen abhängt, denen das Halbleitersubstrat ausgesetzt wird.
Bei dem aus der US-PS 41 10 899 bekannten Verfahren sind bis zur Fertigstellung der Halbleiterstruktur mit der p-Wanne und den Schutzringen vier verschiedene Masken erforderlich. Da mit zunehmender Zahl der erforderlichen Maskenschritte eine immer größere Abmessungstoleranz einkalkuliert werden muß, weil sich die einzelnen Masken nur mit begrenzter Genauigkeit gegeneinander ausrichten lassen und die daraus resultierenden Ausrichtfehlertoleranzen mit der Anzahl der erforderlichen Schritte zunehmen, muß bei diesem bekannten Verfahren auf Grund der vier Maskenschritte eine erhebliche Ausrichtfehlertoleranz eingeplant werden, was eine erhebliche Beeinträchtigung der erzielbaren Packungsdichte der einzelnen Schaltungskomponenten bedeutet. Da außerdem die p-Wanne und der p+-Schutzring unter Zuhilfenahme unterschiedlicher Masken erzeugt werden, ist auch die gegenseitige Ausrichtung der p-Wanne und des p+-Schutz­ ringes mit entsprechenden Toleranzfehlern behaftet.
Der Erfindung liegt die Aufgabe zugrunde, bei der Herstellung der mit dem eingangs angegebenen Verfahren erzielbaren Halb­ leiterstruktur engere Toleranzwerte und eine bessere Schutz­ ringausrichtung zu erzielen.
Eine Lösung dieser Aufgabe ist im Anspruch 1 angegeben und kann gemäß Anspruch 2 vorteilhaft weiterentwickelt werden.
Engere Toleranzen und eine bessere Schutzring-Ausrichtung werden mit dem erfindungsgemäßen Verfahren deswegen erreicht, weil für die Herstellung der gewünschten Struktur nicht mehr vier sondern nur noch zwei verschiedene Masken erforderlich sind. Dies wird dadurch ermöglicht, daß die Implantation des Dotierstoffs für die p-Wanne und die Implantation des Dotier­ stoffs für den p+-Schutzring mit dem selben Maskensystem durch­ geführt werden, wobei dadurch, daß die Implantation zur Bildung des p+-Schutzringes mit geringerer Implantationsenergie und die Implantation der p-Wanne mit höherer Implantationsenergie durchgeführt werden, der hierbei beteiligte Bereich der Siliziumnitridmaske nur beim ersten Implantationsvorgang maskierend wirkt. Da für die Bildung des p+-Schutzringes und der p-Wanne dieselbe Maskenstruktur verwendet wird, hat man nicht nur eine automatische und somit perfekte Ausrichtung dieser beiden dotierten Zonen zueinander erreicht sondern kommt man für die gesamte Struktur mit n+Schutzring, p+- Schutzring und p-Wanne mit lediglich zwei unterschiedlichen Masken aus. Als Folge davon erreicht man wesentlich engere Toleranzwerte als bei dem bekanten Verfahren und somit läßt sich eine wesentlich höhere Packungsdichte als bei dem be­ kannten Verfahren erreichen und damit ein höherer Integrations­ grad.
Im folgenden wird die Erfindung an Hand einer Ausführungsform näher erläutert. In der Zeichnung zeigen die Fig. 1 bis 6 Schnittdarstellungen eines Teiles einer Silizium-Scheibe während verschiedener Herstellungsschritte.
Fig. 1 zeigt eine Siliziumscheibe 2 vom n-Leitfähigkeitstyp mit einem spezifischen Widerstand von etwa 4 Ohm x cm, wie sie sich nach einer Reihe von an sich bekannten Verfahrensschritten zur Begrenzung von zwei Substratbereichen 4 und 6 einstellt, die durch eine Zwischenzone 7 voneinander getrennt sind, welche die zwei komplementären MOS-Transistoren einer CMOS-Vorrichtung auf­ nehmen sollen. Diese Verfahrensschritte bestehen nacheinander in der Bildung einer Schicht 8 aus Silizium-Dioxid (SiO₂) von etwa 30 nm Dicke durch thermische Oxydation, im Niederschlagen einer Schicht 10 aus Silizium-Nitrid (Si₃N₄) von etwa 100 nm Schicht­ dicke auf der Schicht 8, in der Bildung einer Photoresistmaske 12 auf einigen Zonen der Siliziumnitrid-Schicht 10 mit Hilfe einer Schicht 12 aus lichtempfindlichem Lack (Photoresist) und im chemischen Ätzen der nicht durch diese Photoresistschicht 12 geschützten Teile, so daß über den beiden Bereichen 4 und 6, über denen die Schicht 8 aus Siliziumdioxid liegt, eine Siliziumnitridmaske 10a,10b und eine Photoresistmaske 12 a, 12 b liegen.
Im Anschluß daran wird in bekannter Weise mittels Ionenimplantation ein Dotierstoff vom n-Leitfähigkeitstyp in das Silizium implantiert, und zwar mit einer Energie, die zum Durch­ dringen der Schicht 8 aus Siliziumdioxid ausreichend ist, je­ doch nicht ausreicht, um die Siliziumnitridschicht 10 und die Photoresistschicht 12 zu durchdringen. In Fig. 2 ist die Anwesenheit des Dotierstoffs in dem Substrat durch die gestrichelten Linien angedeutet. In dem bevorzugten Ausführungsbeispiel gemäß der Erfindung wird Arsen (As) bei 50 keV verwendet, um ein Dotierniveau von etwa 5×10¹¹/cm² zu erhalten.
Anschließend wird die Photoresistmaske 12 abgetragen und eine Schutzmaske 14 aus Photoresist gebildet, die den ge­ samten Bereich 6 und einen Teil der Zwischenzone 7 überdeckt. Mit Hilfe einer zweistufigen Ionenimplantation wird Dotierstoff vom p-Leitfähigkeitstyp in den Bereich 4 und in den nicht durch die Schutzmaske 14 geschützten Teil der Zwischenzone 7 eingegeben. Beim bevorzugten Ausführungsbeispiel wird Bor (B¹¹) bei zwei unterschiedlichen Energiewerten (30 keV und 100 keV) verwendet, dermaßen, daß der mit der geringeren Energie implantierte Dotierstoff die Siliziumdioxidschicht 8 durchdringen kann, nicht jedoch die übereinanderliegenden Schichten 8 und 10 a, während der mit der höheren Energie implantierte Dotierstoff diese beiden Schichtn 8 und 10 a durchdringen kann, jedoch nicht in den von der Schutzmaske 14 geschützten Bereichen. Die Implantation mit geringerer Energie muß außerdem die Umkehrung des Leitfähigkeitstyps derjenigen Teile der Zwischenzone 7 gestatten, die zuvor mit Arsen dotiert wurden, bis ein Dotierpegel von p-Dotierstoff von etwa 10¹²/cm² er­ reicht ist. Auf diese Weise erfolgen automatische Dotierungen unterschiedlicher Konzentrationen und Tiefe, wie es zur Herstellung eines Schutzrings vom p-Leitfähigkeitstyp und einer p-Wanne notwendig ist.
Danach wir dann die Schutzmaske 14 entfernt, und die Scheibe wird einer Oxydation bei hoher Temperatur (900°C) über einen Zeit­ raum unterworfen, der zur Bildung einer ausreichend dicken Schicht 16 aus Siliziumdioxid und für die Diffusion (drive-in) der n- und p-Dotierstoffe genügt, die zuvor in das Substrat implantiert worden sind, bis die gewünschte, spezifischen Oberflächenwiderstände erreicht worden sind. Man stellt fest, daß das Oxid nur über den nicht abgedeckten Bereichen aus Silizium eine erhebliche Schichtdicke (1000 nm) hat, weil es auf Kosten des darunter liegenden Siliziums wächst, während das Oxid auf der Siliziumnitridschicht 10 einen sehr geringe Dicke hat. Die Siliziumnitridschicht 10 kann jetzt mit Hilfe bekannter Techniken selektiven, chemischen Ätzens abgetragen werden.
Auf diese Weise erhält man in dem Bereich 4, wie Fig. 3 zeigt, eine diffundierte Zone 18 vom p-Leitfähigkeitstyp (p-Wanne), die zur Aufnahme eines MOS-Transistors mit n-Kanal bestimmt ist und von einem stark dotierten (p+) Schutzring 20 vom p-Leitfähigkeitstyp umgeben ist, während sich um den Be­ reich 6, der für einen MOS-Transistor mit p-Kanal bestimmt ist, ein stark dotierter (n+) Schutzring 22 vom n-Leitfähigkeits­ typ ergibt.
Anschließend werden die aktiven Teile der Vorrichtung gebildet. Zu diesem Zweck bildet man unter Verwendung des als "Si-Gate" bekannten Verfahrens eine dünne Oxidschicht, die das Gate- Dielektrikum bildet, lagert man eine Schicht aus polykristallinem Silizium ab, auf der man die Streifen abgrenzt, die zur Bildung der Gate-Elektroden für die beiden MOS-Transistoren bestimmt sind, und ätzt dann die darunterliegende Oxidschicht, wobei die Schichten aus polykristallinem Silizium als Maske verwendet werden. Damit erhält man die in Fig. 4 gezeigte Struktur, in der mit 24 und 24 b die Gate-Dielektrika und mit 26 a und 26 b die Streifen aus polykristallinem Silizium be­ zeichnet sind. Dann werden durch Maskierung und Ablagerung die Source- und Drain-Bereiche dotiert, und zwar zuerst des einen und dann des anderen MOS-Transistors, wobei gleichzeitig die Streifen 26 a und 26 b aus polykristallinem Silizium dotiert werden. Man läßt das Dotiermittel diffundieren, bis man die in Fig. 6 gezeigte Struktur erhält, in der mit 30 und 32 die Source- und Drain-Bereiche des Transistors mit n-Kanal und mit 34 und 36 die Source-und Drain-Bereiche des Transistors mit p-Kanal bezeichnet sind. Um den erhöhten Dotierpegel anzu­ deuten, sind in dieser Figur die Symbole n++ und p++ verwendet.
Bei einer bevorzugten Ausführungsform des Verfahrens wird die Source- und Drain-Dotierung des Transistors mit n- Kanal durchgeführt, indem der Bereich 4 mit einer Schicht 28 aus Siliziumdioxid bedeckt wird, die stark mit Dotierstoff vom n-Leitfähigkeitstyp, beispielsweise mit Phosphor, dotiert ist (Fig. 5), während die Dotierung des Transistors mit p-Kanal durch Ablagerung von Dotierstoff des p-Leitfähigkeitstyps erfolgt, beispielsweise Bor, wonach dann die Siliziumscheibe einer hohen Temperatur ausgesetzt wird, so daß die beiden Dotierstoffe gleichzeitig bis zur gewünschten Tiefe eindiffundieren.
Man erkennt, daß das beschriebene Verfahren eine auto­ matische Ausrichtung sowohl der Schutzringe als auch der Sorurce- und Drain-Bereiche erlaubt, wobei man sich nur eines einzigen Schrittes zur Bildung einer dicken Schicht aus thermischem Oxid bedient, und daß dieses Verfahren außerdem die gleichzeitige Dotierung von Source und Drain der beiden komplementären MOS-Transistoren erlaubt, weil die Phosphorquelle auch als Maske für das Bor dient.

Claims (2)

1. Verfahren zur Herstellung eines Paares komplementärer MOS-Transistoren in einem Siliziumsubstrat eines ersten Leit­ fähigkeitstyps (n), in dem eine den einen der beiden MOS- Transistoren aufnehmende Wanne (18) eines zweiten Leitfähig­ keitstyps (p) und zwei die Transistoren voneinander isolierende Schutzringe (20, 22) entgegengesetzten Leitfähigkeitstyps ge­ bildet werden, wobei zwei durch eine Zwischenzone (7) getrennte Substratbereiche (4, 6) mit einer Siliziumnitridmaske (10 a, 10 b) bedeckt werden, der eine Substratbereich (6) und ein Teil der Zwischenzone (7) mit einer Schutzmaske (14) abgedeckt werden, sodann für die Bildung der Schutzringe (20, 22) in die Zwischenzone (7) zu­ nächst ein zum Leitfähigkeitstyp des einen Schutzringes (22) führender erster Dotierstoff und danach ein zum Leitfähig­ keitstyp des anderen Schutzringes (20) führender zweiter Dotierstoff implantiert wird, und in späteren Verfahrensbereichen die beiden MOS-Transistoren in den beiden Substratbereichen (4, 6) gebildet werden, dadurch gekennzeichnet, daß als erster Dotierstoff ein Dotierstoff vom ersten Leit­ fähigkeitstyp (n) vor dem Aufbringen der Schutzmaske (14) unter Maskierungswirkung der Siliziumnitridmaske (10 a, 10 b) in die Zwischenzone (7) implantiert wird und daß der zweite Dotierstoff beim Vorhandensein sowohl der Siliziumnitridmaske (10 a, 10 b) als auch der Schutzmaske (14) in zwei Phasen mit unterschiedlichen Implantations­ energiewerten implantiert wird, und zwar einmal bei einem niederigen Implantationsenergiewert, bei dem der zweite Dotierstoff weder die Schutzmaske (14) noch die Siliziumnitridmaske (10 a, 10 b) durchdringt und nur in den nicht von der Schutzmaske (14) abgedeckten Teil der Zwischen­ zone (7) implantiert wird, und zwar mit einer Konzentration, die höher ist als die Konzentration des in die Zwischenzone (7) implantierten ersten Dotierstoffs, und einmal mit einem hohen Implantationsenergiewert, bei dem der zweite Dotierstoff zwar nicht die Schutzmaske (14) jedoch die Siliziumnitridmaske (10 a, 10 b) durchdringt, wobei der zweite Dotierstoff in alle nicht von der Schutzmaske (14) abgedeckten Bereiche des Substrats zur Bildung der Wanne (18) implantiert wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Siliciumnitridmaske (10 a, 10 b) während der Implantation des Dotierstoffs vom ersten Leitfähigkeitstyp (n) mit der zur Herstellung der Siliziumnitridmaske (10 a, 10 b) verwendeten Photoresistmaske (12 a, 12 b) bedeckt ist.
DE19803002051 1979-01-22 1980-01-21 Verfahren zur herstellung von komplementaeren mos-transistoren hoher integration fuer hohe spannungen Granted DE3002051A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
IT19484/79A IT1166587B (it) 1979-01-22 1979-01-22 Processo per la fabbricazione di transistori mos complementari ad alta integrazione per tensioni elevate

Publications (2)

Publication Number Publication Date
DE3002051A1 DE3002051A1 (de) 1980-07-31
DE3002051C2 true DE3002051C2 (de) 1989-02-02

Family

ID=11158410

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19803002051 Granted DE3002051A1 (de) 1979-01-22 1980-01-21 Verfahren zur herstellung von komplementaeren mos-transistoren hoher integration fuer hohe spannungen

Country Status (5)

Country Link
US (1) US4277291A (de)
DE (1) DE3002051A1 (de)
FR (1) FR2447095B1 (de)
GB (1) GB2047464B (de)
IT (1) IT1166587B (de)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0020144B1 (de) * 1979-05-31 1986-01-29 Fujitsu Limited Verfahren zur Herstellung einer Halbleitervorrichtung
NL8003612A (nl) * 1980-06-23 1982-01-18 Philips Nv Werkwijze ter vervaardiging van een halfgeleider- inrichting en halfgeleiderinrichting vervaardigd door toepassing van deze werkwijze.
US4345366A (en) * 1980-10-20 1982-08-24 Ncr Corporation Self-aligned all-n+ polysilicon CMOS process
FR2507013A1 (fr) * 1981-06-02 1982-12-03 Efcis Procede de separation entre composants elementaires dans un circuit integre et application a une structure de transistors cmos
DE3133841A1 (de) * 1981-08-27 1983-03-17 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen
US4411058A (en) * 1981-08-31 1983-10-25 Hughes Aircraft Company Process for fabricating CMOS devices with self-aligned channel stops
US4426766A (en) * 1981-10-21 1984-01-24 Hughes Aircraft Company Method of fabricating high density high breakdown voltage CMOS devices
US4528581A (en) * 1981-10-21 1985-07-09 Hughes Aircraft Company High density CMOS devices with conductively interconnected wells
US4422885A (en) * 1981-12-18 1983-12-27 Ncr Corporation Polysilicon-doped-first CMOS process
US4613885A (en) * 1982-02-01 1986-09-23 Texas Instruments Incorporated High-voltage CMOS process
US4442591A (en) * 1982-02-01 1984-04-17 Texas Instruments Incorporated High-voltage CMOS process
US4450021A (en) * 1982-02-22 1984-05-22 American Microsystems, Incorporated Mask diffusion process for forming Zener diode or complementary field effect transistors
US4435895A (en) * 1982-04-05 1984-03-13 Bell Telephone Laboratories, Incorporated Process for forming complementary integrated circuit devices
IT1210872B (it) * 1982-04-08 1989-09-29 Ates Componenti Elettron Processo per la fabbricazione di transistori mos complementari in circuiti integrati ad alta densita' per tensioni elevate.
US4412375A (en) * 1982-06-10 1983-11-01 Intel Corporation Method for fabricating CMOS devices with guardband
US4474624A (en) * 1982-07-12 1984-10-02 Intel Corporation Process for forming self-aligned complementary source/drain regions for MOS transistors
US4480375A (en) * 1982-12-09 1984-11-06 International Business Machines Corporation Simple process for making complementary transistors
US4476621A (en) * 1983-02-01 1984-10-16 Gte Communications Products Corporation Process for making transistors with doped oxide densification
EP0123384A1 (de) * 1983-02-25 1984-10-31 Western Digital Corporation Struktur eines integrierten komplementären Feldeffektstromkreises mit isolierten Toren und Verfahren zur Herstellung dieser Struktur
US4471523A (en) * 1983-05-02 1984-09-18 International Business Machines Corporation Self-aligned field implant for oxide-isolated CMOS FET
US4574467A (en) * 1983-08-31 1986-03-11 Solid State Scientific, Inc. N- well CMOS process on a P substrate with double field guard rings and a PMOS buried channel
US4717683A (en) * 1986-09-23 1988-01-05 Motorola Inc. CMOS process
US5292671A (en) * 1987-10-08 1994-03-08 Matsushita Electric Industrial, Co., Ltd. Method of manufacture for semiconductor device by forming deep and shallow regions
GB2237445B (en) * 1989-10-04 1994-01-12 Seagate Microelectron Ltd A semiconductor device fabrication process
US5328866A (en) * 1992-09-21 1994-07-12 Siliconix Incorporated Low temperature oxide layer over field implant mask
US5439842A (en) * 1992-09-21 1995-08-08 Siliconix Incorporated Low temperature oxide layer over field implant mask
US5372955A (en) * 1993-08-02 1994-12-13 United Microelectronics Corporation Method of making a device with protection from short circuits between P and N wells
US5525535A (en) * 1995-07-26 1996-06-11 United Microelectronics Corporation Method for making doped well and field regions on semiconductor substrates for field effect transistors using liquid phase deposition of oxides
US5861330A (en) * 1997-05-07 1999-01-19 International Business Machines Corporation Method and structure to reduce latch-up using edge implants
KR100272176B1 (ko) * 1998-09-30 2000-12-01 김덕중 Bicdmos 소자의 제조방법
KR101800783B1 (ko) * 2016-10-14 2017-11-23 서강대학교 산학협력단 실리콘 카바이드 기반의 트랜지스터 및 이를 제조하는 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3750268A (en) * 1971-09-10 1973-08-07 Motorola Inc Poly-silicon electrodes for c-igfets
US3853633A (en) * 1972-12-04 1974-12-10 Motorola Inc Method of making a semi planar insulated gate field-effect transistor device with implanted field
GB1503017A (en) * 1974-02-28 1978-03-08 Tokyo Shibaura Electric Co Method of manufacturing semiconductor devices
JPS5286083A (en) * 1976-01-12 1977-07-16 Hitachi Ltd Production of complimentary isolation gate field effect transistor
US4013484A (en) * 1976-02-25 1977-03-22 Intel Corporation High density CMOS process
US4135955A (en) * 1977-09-21 1979-01-23 Harris Corporation Process for fabricating high voltage cmos with self-aligned guard rings utilizing selective diffusion and local oxidation
US4149915A (en) * 1978-01-27 1979-04-17 International Business Machines Corporation Process for producing defect-free semiconductor devices having overlapping high conductivity impurity regions

Also Published As

Publication number Publication date
DE3002051A1 (de) 1980-07-31
US4277291A (en) 1981-07-07
IT7919484A0 (it) 1979-01-22
FR2447095A1 (fr) 1980-08-14
GB2047464B (en) 1983-05-25
FR2447095B1 (fr) 1985-11-22
GB2047464A (en) 1980-11-26
IT1166587B (it) 1987-05-05

Similar Documents

Publication Publication Date Title
DE3002051C2 (de)
DE2818090C2 (de)
DE3881799T2 (de) Verfahren zur Herstellung von CMOS-Bauelementen.
DE3105118C2 (de) Verfahren zur Herstellung einer integrierten Schaltung mit komplementären bipolaren Transistoren und komplementären Isolierschicht-Gate-Feldeffekttransistoren auf einem gemeinsamen Substrat
DE3019850C2 (de)
DE69025805T2 (de) Herstellen von Halbleitervorrichtungen
DE2745857C2 (de)
DE2933849C2 (de)
DE2618445C2 (de) Verfahren zum Herstellen eines bipolaren Transistors
DE3205022A1 (de) Verfahren zum herstellen einer integrierten halbleiterschaltung
EP0001574B1 (de) Halbleiteranordnung für Widerstandsstrukturen in hochintegrierten Schaltkreisen und Verfahren zur Herstellung dieser Halbleiteranordnung
DE3312720C2 (de)
EP0219641A1 (de) Integrierte Bipolar- und komplementäre MOS-Transistoren auf einem gemeinsamen Substrat enthaltende Schaltung und Verfahren zu ihrer Herstellung
DE2623009A1 (de) Verfahren zur herstellung einer halbleiteranordnung und durch dieses verfahren hergestellte halbleiteranordnung
DE3150222A1 (de) "verfahren zum herstellen einer halbleitervorrichtung"
EP0001550A1 (de) Integrierte Halbleiteranordnung für eine Bauelementstruktur mit kleinen Abmessungen und zugehöriges Herstellungsvefahren
DE3110477A1 (de) Verfahren zur herstellung von cmos-bauelementen
EP0081804A2 (de) Verfahren zur Herstellung benachbarter mit Dotierstoffionen implantierter Wannen bei der Herstellung von hochintegrierten komplementären MOS-Feldeffekttransistorschaltungen
DE2718894A1 (de) Verfahren zur herstellung einer halbleiteranordnung
EP0006510B1 (de) Verfahren zum Erzeugen aneinander grenzender, unterschiedlich dotierter Siliciumbereiche
DE2542153A1 (de) Halbleiterbaustein und verfahren zur herstellung desselben
EP0148342A1 (de) Verfahren zum gleichzeitigen Herstellen von schnellen Kurzkanal- und spannungsfesten MOS-Transistoren in VLSI-Schaltungen
EP0303050B1 (de) Verfahren zum Herstellen von durch Isolationsgräben getrennten Wannen für CMOS-Transistor-Schaltungen
DE69415500T2 (de) Verfahren zur Herstellung eines Halbleiterbauteils mit vergrabenem Übergang
DE1789024A1 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8128 New person/name/address of the agent

Representative=s name: SCHMITT-NILSON, G., DIPL.-ING. DR.-ING. HIRSCH, P.

8125 Change of the main classification

Ipc: H01L 21/76

D2 Grant after examination
8364 No opposition during term of opposition