DE2618445C2 - Verfahren zum Herstellen eines bipolaren Transistors - Google Patents

Verfahren zum Herstellen eines bipolaren Transistors

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Description

Die Erfindung bezieht sich auf ein Verfahren zum Herstellen eines bipolaren Transistors nach dem Oberbegriff der Ansprüche 1 und 6. Solche Verfahren sind durch die US-PS 38 47 687 und die US-PS 38 33 429 bekannt
Um in einer integrierten Schaltung Operationen mit hoher Geschwindigkeit ausführen zu können, wird es immer mehr notwendig, die Abmessungen bipolarer Transistoren zu verringern. Gleichzeitig ist aber auch eine Zuverlässigkeit des Herstellungsverfahrens notwendig.
Die derzeit am meisten angewandten Herstellungsverfahren für integrierte Schaltungen verwenden die bekannte Photolithographie, wobei eine Genauigkeit in der Größenordnung von 1 μίτι erreicht wird. Der Unterschied zwischen der Herstellung von integrierten Schaltungen und der Herstellung von einzelnen Transistoren besteht in einer Reihe von Herstellungsschritten, wie der Isolationsbereichdiffusion, der Kollektorkontaktbereichdiffusion und z. B. einer Widerstandsdiffusion. Diese Schritte erfordern eine sehr genaue gegenseitige Lass gebeziehung zwischen den Diffusionsbereichen.
Das Herstellungsverfahren, das diese Anforderungen weitgehend erfüllt, ist als sogenanntes Verfahren mit zusammengesetzter Maske bekannt und wird in großem Umfang für die Herstellung von integrierten Schaltungen hoher Dichte verwendet. Verfahren mit zusammengesetzter Maske sind beispielsweise in den obengenannten zwei US-PS beschrieben.
Bei dem Verfahren mit zusammengesetzter Maske wird dieselbe Maske (die sogenannte zusammengesetzte Maske) zum Herstellen eines einzigen Muslcrs verwendet, das die Fenstermustcr enthält, die für die Isolationsbcreichdiffusion, die Kollcktorkontaktbereichdiffusion, die Basisdiffusion und z. B. eine Widerstandsdif-
fusion benötigt werden. Dieses zusammengesetzte Fenstermuster wird gleichzeitig in dem speziellen Isolierfilm, beispielsweise einem Siliziumnitridfilm, gebildet, der die Halbleitersubstratfläche bedeckt. Dieses Verfahren führt somit eine Selbstausrichtung durch. Eine zusammengesetzte Maske ist darüber hinaus anwendbar, um die Elektrode in dem Erutter-, dem Basis-, dem Kollektor- und einem etwaigen Widerstandsbereich zu erzeugen.
Ein solches Herstellungsverfahren, von dem die Erfindung ausgeht, wird nachfolgend im einzelnen beschrieben.
F i g. 1 zeigt einen Teilquerschnitt eines Substrats, das bis zu dem Schritt der Basisdiffusion unter Anwendung der zusammengesetzten Maske ausgebildet ist Nach dem Ausführen einer Dotierstoffdiffusion, um die Grundschicht 11 auf dem P-leitenden Halbleitersubstrat 10 aus Silizium zu bilden, wird die epitaktische Halbleiterschicht 12 mit N-Leitfähigkeit aufwachsenlassen. Der Siliziumnitridfilm 14 wird auf den dünnen Oxidfilm 113 aufgebracht, der auf die Substratoberfläche durch Niederschlagen aus der Dampfphase aufgebracht wird, und dann wird der Siliziumdioxidfilm 15 aufgebracht Ein Photolacküberzug, der auf der Oberfläche des Siliziumdioxidfilms 15 aufgebracht ist wird unter Verwendung der obenerwähnten zusammengesetzten Maske belichtet und entwickelt Danach wird der Siliziumdioxidfilm 15 in den so freigelegten Oberflächenbereichen, in welchen die Isolationsdiffusion, die Kollektorkontaktbereichdiffusion, die Basisdiffusion und eine Widerstandsdiffusion erfolgen wird, durch Ätzen mit Flußsäure selektiv entfernt.
Wenn das Halbleitersubstrat 10 in kochende Phosphorsäure unter Verwendung dieses Siliziumdioxidfilms 15 als Maske getaucht wird, wird nur der freiliegende Siliziumnitridfilm 14 geätzt. Auf diese Weise werden das Isolationsdiffusionsfenster 16, das Kollektorkontaktbereichdiffusionsfenster 17 und das Basisdiffusionsfenster 18 in dem Siliziumnitridfilm 14 gebildet Der Oxidfilm 13 wird in dem Fenster 16 durch Photolithographie entfernt. Ein P-Dotierstoff wird in den Isolationsbereich 19 in der epitaktischen Halbleiterschicht 112 diffundiert. Dann wird auch der Oxidfilm 13 in dem Fenster 17 photolithographisch entfernt, woraufhin ein N-Dotierstoff in die epitaktische Halbleiterschicht 12 über dieses Fenster 17 diffundiert und der Kollektorkontaktbereich 20 gebildet wird.
Letztlich wird der Oxidfilm 13 auch in dem Fenster 1:8 entfernt, ein P-Dotierstoff wird in die epitaktische Halbleiterschicht 12 über dieses Fenster 18 diffundiert und auf diese Weise wird der Basisbereich 21 gebildet.
Durch das vorangegangene Bilden der Fenster 16,1.7 und 18 in dem Siliziumnitridfilm 14 wird die Positionsbeziehung zwischen diesen in einem einzigen Schritt festgelegt. Dadurch wird eine Positionsausrichtung, wenm jedes Fenster in aufeinanderfolgenden Schritten gebildet wird, nicht mehr notwendig und das Fenster, das einmal in dem Siliziumnitridfilm 14 angebracht ist, wird immer wieder verwendet, und aus diesem Grund wird eine Ausrichtung sehr einfach. Darin besteht der bekannte wesentliche Vorteil dieser Verfahrensweise.
Wie in Fig.2 gezeigt ist, wird ein Niederschlag aus der Dampfphase wiederholt auf der Oberfläche aufgebracht und dadurch werden ein zweiter Siliziumnitridfilm 22 und dann ein zweiter Siliziumdioxidfilm 23 gebildet. Dann werden das Emitterdiffusionsfenster 24, das Basiselektrodenfenster 25 und das Kollektorkontaktbereichsfenster 26 in dem zweiten Siliziumnitridfilm i!2 unter Verwendung einer weiteren zusammengesetzten Maske mit einem anderen Muster als dem in dem oben beschriebenen Fall gebildet Der in den Fenstern 24 und 26 freiliegende Oxidfilm 13 wird durch Photolithographie entfernt dann wird eine polykristalline Siliziumschicht 27 auf dem gesamten in F i g. 3 gezeigten beschichteten Substratteil aufgebracht und daraufhin wird zusätzlich eine Phosphorsilikatglasschicht 28 aufgebracht
ι ο Der Phosphor in dieser Schicht 28 wird in die epitaktische Halbleiterschicht 12 diffundiert, wobei er die polykristalline Siliziumschicht 27 passiert, und dadurch werden der Emitterbereich 29 und der Kollektorkontaktbereich 30 gebildet
Nach der Emitterdiffusion wird die Phosphorsilikatglasschicht 28 vollständig entfernt und dann werden die polykristalline Siliziumschicht 27 und der Oxidfilm 13 auf dem Bereich zum Bilden der Basiselektrode ebenfalls durch Photolithographie entfernt
Entsprechend F i g. 4 werden eine Aluminiumschicht 31 auf den gezeigten Substratteil aufgebracht und das Leiterbahnmuster nach einer Sinterung hergestellt wodurch die Emitterelektrode 32, die Basiselektrode 33 und die Kollektorelektrode 34 gebildet werden.
Der durch das vorstehend beschriebene Herstellungsverfahren hergestellte bipolare Transistor und auch ein durch das Herstellungsverfahren nach der US-PS 38 47 687 hergestellter bipolarer Transistor weisen eine polykristalline Siliziumschicht zwischen der Emitterelektrode und dem Emitterbereich auf, weshalb die eutektische Legierung von Aluminium und Silizium, die eine Elektrode bildet, niemals den PN-Übergang zwischen dem Emitter- und dem Basisbereich während der Sinterung zum Herstellen des ohmschen Kontakts der Emitterelektrode an dem Emitterbereich erreicht. Da die nach diesen Verfahren hergestellten bipolaren Transistoren einen sehr flachen Emitterbereich aufweisen, können mit diesen Herstellungsverfahren integrierte Schaltungen mit hoher Betriebsgeschwindigkeit und hoher Dichte der Schaltungselemente hergestellt werden.
Das vorstehend beschriebene Verfahren und ebenso die bekannten Verfahren nach den eingangs angeführten US-PS sind jedoch noch verhältnismäßig aufwendig.
Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zum Herstellen eines bipolaren Transistors in einer integrierten Schaltung anzugeben, das das Herstellungsverfahren gegenüber den bekannten Verfahren und dem Verfahren, von dem die Erfindung ausgeht, erheblich vereinfacht und ebenfalls einem Ablösen der Elektroden entgegenwirkt
Gelöst wird diese Aufgabe auf zwei Arten, und zwar durch die in den Ansprüchen 1 und 6 gekennzeichneten Verfahren. Weiterbildungen dieser Verfahren nach der Erfindung sind in den Ansprüchen 2 bis 5 enthalten.
Bei dem Verfahren nach der Erfindung wird auf der Substratoberfläche eine polykristalline Siliziumschicht gebildet, die sowohl die Isolierfilmoberfläche als auch jedes Elektrodenfenster bedeckt. Die polykristalline Siliziumschicht kann durch Vakuumverdampfen, durch Niedersehlagen aus der Dampfphase oder durch Kathodenzerstäubung gebildet werden. Bei dem Niederschlagen aus der Dampfphase kann eine gleichförmigere Schichtdicke erzielt werden als bei den zwei anderen Aufbringungsarten. Das Niederschlagen aus der Dampfphase stellt darüber hinaus einen zufriedenstellenden elektrisch leitenden Kontakt des polykristallinen Siliziums an dem Basisbereich sicher. Es ist nicht erfor-
derlich, der polykristallinen Siliziumschicht einen bestimmten Dotierstoff beizumischen. Die polykristalline Siliziumschicht kann eine sehr geringe Dotierstoffmenge enthalten oder kann ganz rein sein. Die Dicke der polykristallinen Siliziumschicht beträgt 30 bis 300 nm und wird vorzugsweise aus dem Bereich von 50 bis 200 nm gewählt.
Die Bildung des Emitterbereichs kann durch verschiedene Verfahren erfolgen. Das einfachste Verfahren ist das Aufwachsen einer Glasschicht als Diffusionsquelle aus gasförmiger Phase, das dem Aufwachsen der polykristallinen Siliziumschicht aus gasförmiger Phase folgt, wobei die Glasschicht mit einem Dotierstoff für die Emitterbildung kontinuierlich auf der polykristallinen Siliziumschicht aufwächst
Die Glasschicht mit N-Dotierstoff besteht meist aus Phosphorsilikatglas oder Arsensilikatglas, während die Glasschicht mit P-Dotierstoff meist aus Borsilikatglas besteht
Die aber die ganze polykristalline Siliziumschicht aufgebrachte Glasschicht wird dann wenigstens in dem Fenster zum Bilden der Basiselektrode entfernt Umfassen beim Herstellen von integrierten Schaltungen diese Widerstände und Schottkykontakte, wird die Glasschicht auch in dem Fenster für die Bildung der Elektroden an den Widerständen und der Schottkykontaktelektroden entfernt
Der Dotierstoff in der Glasschicht diffundiert in der epitaktischen Halbleiterschicht über das Fenster zum Bilden des Emitterbereichs bei der entsprechenden Erhitzung, wodurch der Emitterbereich gebildet wird. Diese Erhitzung wird üblicherweise innerhalb des Temperaturbereichs von 1000 bis 1250° C ausgeführt und die Erhitzungszeitdauer wird so eingestellt, daß eine bestimmte Tiefe des Emitterbereichs erhalten wird. Bei der bekannten derzeitigen Herstellung von Transistoren mit flachem Emitterbereich beträgt die Erhitzungszeitdauer einige Minuten oder weniger und die polykristaliine Siliziumschicht die in dem Fenster zum Bilden der Basiselektrode freiliegt wird etwas oxidiert
Während der Emitterdiffusion diffundiert in dem Fenster zum Bilden der Basiselektrode aus dem Basisbereich Dotierstoff in die polykristalline Siliziumschicht, die nicht mit der Glasschicht bedeckt ist wodurch dieser die Basiselektrode ergebende Teil der polykristallinen Siliziumschicht leitend wird.
Ein anderes übliches bekanntes Verfahren zur Bildung eines Emitterbereichs besteht in der Ionenimplantation. Zu ihrer Anwendung wird die polykristalline Siliziumschicht in dem Fenster zum Bilden der Basiselektrode mit einer maskierenden Schicht, z. B. aus einem Photolack, Siliziumdioxid, Siliziumnitrid, Aluminium oder Aluminiumoxid, bedeckt während die polykristalline Siliziumschicht in dem Fenster zum Bilden des Emitterbereichs freiliegt Um Phosphor und Arsen mit der Dotiermenge von 1 ■ 1015 Atom/cm2 zu implantieren, ist eine Implantationsenergie von 100 bzw. 200 keV erforderlich.
Bei der Glühbehandlung nach der Ionenimplantation diffundiert in dem Fenster zum Bilden der Basiselektrode Dotierstoff aus dem Basisbereich in die polykristalline Siliziumschicht, wodurch die polykristalline Siliziumschicht in dem die Basiselektrode ergebenden Teil leitend wird. Danach wird die maskierende Schicht auf der polykristallinen Siliziumschicht entfernt
Da bei dem Verfahren nach der Erfindung das Substrat vollständig mit der polykristallinen Siliziumschicht bedeckt wird, ist es möglich, die Implantationsmaske durch chemisches Ätzen ohne Nachteile für die polykristalline Siliziumschicht zu entfernen. Darüber hinaus kann dieser Ätzvorgang, da ein Material unter der polykristallinen Siliziumschicht nicht geätzt wird, sehr leicht ausgeführt werden. Wegen der vollständigen Bedekkung des Substrats mit der polykristallinen Siliziumschicht wird auch jede Verunreinigung des Isolierfilms auf der epitaktischen Halbleiterschicht sicher vermieden. Eine solche Verunreinigung kann deshalb auch
ίο beim Aufbringen der Elelctrodenmetallschicht nicht auftreten.
Die Elektrodenmetallschicht wird auf der polykristallinen Siliziumschicht durch Verdampfen oder Kathodenzerstäuben aufgebracht. Das meistangewandte Elektrodenmetall ist Aluminium, jedoch kann auch ein anderes Elektrodenmaterial verwendet werden. Das Elektrodenmetall wird mit einer für die Leiterbahnen ausreichenden Dicke aufgebracht. Die Dicke der Leiterbahnen aus Aluminium liegt üblicherweise in dem Bereich von 800 bis 1500 nm.
Nachdem aus der Elektrodenmetallschicht die Elektroden und die Leiterbahnen durch Ätzen gebildet wurden, wird dann die freiliegende polykristalline Siliziumschicht entfernt Auf diese Weise werden alle Elektroden gebildet
Bei dem Verfahren nach der Erfindung werden in dem Isolierfilm, der die epitaktische Halbleiterschicht bedeckt ein Fenster zum Bilden des Emitterbereichs, ein Fenster zum Bilden der Basiselektrode und ein Fenster zum Bilden der Kollektorelektrode erzeugt. Dazu wird ein Isolierfilm, der nach der in einer bekannten Weise erfolgten Herstellung des Basisbereichs durch Diffusion oder Ionenimplantation auf der Substratoberfläche vorhanden ist, vollkommen entfernt und dann auf die Oberfläche der epitaktischen Halbleiterschicht ein Isolierfilm mit gleichförmiger Dicke aufgebracht. Vorzugsweise wird ein Isolierfilm aus einer Art Isoliermaterial auf die Oberfläche der epitaktischen Halbleiterschicht aufgebracht
Bei dem Verfahren nach der Erfindung erhält die polykristalline Siliziumschicht innerhalb des Fensters zum Bilden der Basiselektrode während der Erhitzung zur Bildung des Emitterbereichs eine Leitfähigkeit, so daß der Widerstand der Basiselektrode durch die polykristalline Siliziumschicht nicht erhöht wird. Deshalb ist eine besondere Dotierung, um die polykristalline Siliziumschicht zwischen dem Basiselektrodenmetall und dem Basisbereich leitend zu machen, nicht erforderlich, was das Herstellungsverfahren ebenfalls vereinfacht
so Ein Ausführungsbeispiel des Verfahrens nach der Erfindung wird anhand der Zeichnung erläutert, in der sind F i g. 1 bis 4 Querschnitte eines bipolaren Transistors in einer bekannten integrierten Schaltung nach verschiedenen Schritten des Verfahrens, von dem die Erfindung ausgeht und
F i g. 5 bis 8 Querschnitte eines bipolaren Transistors in einer integrierten Schaltung in verschiedenen Stufen des Verfahrens nach der Erfindung.
In dem Ausführungbeispiel sind die ersten Verfahrensschritte die gleichen, die unter Bezug auf die F i g. 1 oben schon ausgeführt worden sind. Bei dem in F i g. 5 gezeigten beschichteten Substratteil beträgt die Dicke der epitaktischen Halbleiterschicht 2 bis 3 μπι. Der Oxidfilm 13 hat eine Dicke von beispielsweise 75 nm und die Dicke des Siliziumnitridfilms 14 beträgt beispielsweise 250 nm.
Nach der Bildung eines Basisbereichs 21 mit einer Dicke von 0,45 μπι und einem Flächenwiderstand von
300 Ohm durch Eindiffusion von Bor wird in dem Basisbereich 21 ein Basiskontaktbereich 37 über ein entsprechendes Fenster in dem Siliziumoxidfilm 35 auf dem Basisbereich 21 eindiffundiert. Dieser Diffusionsschritt wird gleichzeitig mit dem Diffusionsschritt für die Herstellung von (nicht dargestellten) Widerstandsbereichen in der integrierten Schaltung ausgeführt.
In diesem Ausführungsbeispiel werden aufeinanderfolgend der Isolierfilm auf der epitaktischen Halbleiterschicht, d. h. der Oxidfilm 13 und der Siliziumnitridfilm 14, vollständig entfernt und eine Reoxidation wird durch Erhitzung bei 9000C in Wasserdampf ausgeführt. Die dabei erhaltene Siliziumdioxidschicht ist mit der Bezugszahl 38 in F i g. 6 bezeichnet und hat eine Dicke von etwa 100 nm. Um eine Isolierschicht zu erhalten, wird eine Siliziumnitridschicht 39 mit einer Dicke von 400 nm durch Niederschlagen aus der Dampfphase aufgebracht.
Unter Verwendung einer einzigen, sogenannten zusammengesetzten Maske, wie sie auch bei den anhand der F i g. 2 beschriebenen Verfahrensschritten angewendet wird, werden das Fenster 40 zum Bilden des Emitterbereichs, das Fenster 41 zum Bilden der Basiselektrode, das Fenster 42 zum Bilden der Kollektorelektrode und ein (nicht dargestelltes) Fenster zum Bilden der Widerstandselektroden in den Siliziumdioxidschichten 38 und 39 gebildet. Die polykristalline Siliziumschicht 43 wird auf die gesamte Oberfläche des gezeigten Substratteils aufgebracht und kann durch thermische Zersetzung von Monosilan S1H4 in einer Umgebung, die bis zu 6200C erwärmt ist, erhalten werden, die Dicke beträgt meist 80 nm. Wenn die später beschriebene Aluminiumelektrode eine Dicke von 1 μητι hat, liegt die gewünschte Dicke der polykristallinen Siliziumschicht im Bereich von 30 bis 300 nm. Es ist nicht erforderlich, die polykristalline Siliziumschicht 43 zusammen mit einem Dotierstoff niederzuschlagen. Die Teile der polykristallinen Siliziumschicht 43, die mit den Bereichen 37 und 20 in Berührung stehen, werden durch Dotierstoff aus diesen Bereichen dotiert. Die polykristalline Siliziumschicht 43 kann durch Verdampfen gebildet werden, jedoch ist es zweckmäßiger, einen Niederschlag aus der Dampfphase unter dem Gesichtspunkt einer sehr guten Gleichförmigkeit der Schichtdicke anzuwenden.
Daraufhin wird die Isolierschicht 44 aus Phosphorsilikatglas auf der polykristallinen Siliziumschicht 43 gebildet. Die Isolierschicht 44 kann durch gasförmige Reaktion zwischen Phosphin PH3 und Monosilan S1H4 und Sauerstoff gebildet werden und ihre Dicke kann innerhalb des Bereichs von 200 nm bis 1 μπι ohne eine wesentliche Beschränkung festgelegt werden.
Wie F i g. 7 zeigt, wird in der Isolierschicht 44 ein Fenster zum Bilden der Basiselektrode und ein (nicht dargestelltes) Fenster zum Bilden einer Schottky-Sperrschichtdiode durch Anwendung der Photolithographie erzeugt. Die Isolierschicht 44 wird wenigstens über dem Fenster 40 in den Siliziumdioxidschichten 38 und 39 zum Bilden des Emitterbereichs und über dem Fenster 42 in den Siliziumdioxidschichten 38 und 39 zum Bilden der Kollektorelektrode belassen.
Bei dem nächsten Schritt wird eine Erhitzung bei einer Temperatur von 1150° C und von 90 Sekunden Dauer in sauerstoffhaltiger Umgebung ausgeführt. Hierdurch werden der Emitterbereich mit einer Dicke von 03 μίτι und einer Dotierungskonzentration an der Oberfläche von etwa 5 ■ 1020 Atom/cm3 und der Kollektorkontaktbereich 46 gebildet.
Die Isolierschicht 44 wird vollständig in dem folgenden Schritt entfernt. Als Ätzlösung wird eine Pufferlösung, die aus Flußsäure und saurem Ammoniumfluorid besteht, verwendet.
Wie F i g. 8 zeigt, ist eine Elektrodenmetallschicht 47 aus Aluminium mit einer Dicke von 1 μΐη niedergeschlagen. Dann werden die Elektrodennietallschicht 47 und die polykristalline Siliziumschicht 43 mit Ausnahme der Elektrodenkontakte und der Leiterbahnen entfernt. Für das Ätzen der Elektrodenmetallschicht 47 wird Phosphorsäure mit einem Zusatz von Salpetersäure verwendet und die zum Ätzen der polykristallinen Siliziumschicht 43 verwendete Lösung besteht aus Flußsäure, Salpetersäure und Phosphorsäure. Zum selektiven Ätzen des polykristallinen Siliziums unter Verwendung des Elektrodenmetallmusters als Maske kann auch ein Plasmaätzen, z. B. in CF4-Gas, das 5% Sauerstoff enthält, angewandt werden.
Hierzu 3 Blatt Zeichnungen

Claims (6)

Patentansprüche:
1. Verfahren zum Herstellen eines bipolaren Transistors in einer integrierten Schaltung, bei dem in einem Halbleitersubstrat ein Basisbereich mit einem Leitungstyp gebildet wird, der zum Leitungstyp des Halbleitersubstrats entgegengesetzt ist, in einem Isolierfilm auf dem Halbleitersubstrat ein einen Teil des Basisbereichs nicht bedeckendes Fenster erzeugt wird, eine polykristalline Halbleiterschicht in diesem Fenster und auf dem Isolierfilm gebildet wird und der Emitterbereich mit dem Leitungstyp des Halbleitersubstrats in dem Basisbereich gebildet wird, indem Dotierstoffe über die polykristalline Halbleiterschicht in einen Teil des Basisbereichs eingeführt werden, dadurch gekennzeichnet, daß in dem eine epitaktische Halbleiterschicht (12) auf dem Halbleitersubstrat (10) bedeckenden Isolierfilm (38,39) ein Fenster (40) zum Bilden des Emitterbereichs, ein Fenster (41) zum Bilden der Basiselektrode und ein Fenster (42) zum Bilden der Kollektorelektrode erzeugt werden, daß eine polykristalline Siliziumschicht (43) auf dem Isolierfilm (38,39) und in den Fenstern (40, 41 und 42) gebildet wird, daß eine Isolierschicht (44), die Dotierstoffe enthält, auf die polykristalline Siliziumschicht (43) aufgebracht wird, daß die Dotierstoffe enthaltende Isolierschicht (44) in dem Fenster (41) zum Bilden der Basiselektrode entfernt wird, daß die Dotierstoffe in der Isolierschicht (44) durch thermische Behandlung in die polykristalline Siliziumschicht (43) diffundiert werden und aus dieser zum Bilden des Emitterbereichs (45) und des Kollektorkonaktbereichs (46) in den Basisbereich bzw. in die epitaktische Halbleiterschicht (12) auf dem Halbleitersubstrat (10) eindiffundiert werden, daß die Dotierstoffe enthaltende Isolierschicht (44) entfernt wird, daß eine Elektrodenmetallschicht (47) auf der polykristallinen Siliziumschicht (43) gebildet wird und daß die Emitterelektrode, die Basiselektrode und die Kollektorelektrode aus Teilen der polykristallinen Siliziumschicht (43) und der Elektrodenmetallschicht (47) gebildet werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Halbleitersubstrat (10) aus Silizium besteht
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Isolierfilm (33,39) im wesentlichen aus S1O2 besteht.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als Dotierstoff enthaltende Isolierschicht (44) eine Schicht aus Phosphorsilikatglas verwendet wird.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als Dotierstoff enthaltende Isolierschicht (44) eine Schicht aus Arsensilikatglas verwendet wird.
6. Verfahren zum Herstellen eines bipolaren Transistors in einer integrierten Schaltung, bei dem in einem Haltleitersubstrat ein Basisbereich mit einem Leitungstyp gebildet wird, der zum Leitungstyp des Halbleitersubstrats entgegengesetzt ist, in einem Isolierfilm auf dem Halbleitersubstrat ein einen Teil des Basisbereichs nicht bedeckendes Fenster erzeugt wird, eine polykristalline Halbleiterschicht in diesem Fenster und auf dem Isolierfilm gebildet wird und der Emitterbereich mit dem Leitungstyp des
Halbleitersubstrats in dem Basisbereich gebildet wird, indem Dotierstoffe über die polykristalline Halbleiterschicht in einen Teil des Basisbereichs eingeführt werden, dadurch gekennzeichnet daß in dem Isolierfilm (38,39), der die epitaktische Halbleiterschicht (12) bedeckt, ein Fenster (40) zum Bilden des Emitterbereichs, ein Fenster (41) zum Bilden der Basiselektrode und ein Fenster (42) zum Bilden der Kollektorelektrode erzeugt werden, daß eine polykristalline Siliziumschicht (43) auf dem Isolierfilm (38,39) und den Fenstern (40, 41, 42) gebildet wird, daß der Teil der polykristallinen Siliziumschicht (43) über dem Fenster (41) zum Bilden der Basiselektrode mit einer bei Ionenimplantation maskierenden Schicht bedeckt, und der Teil der polykristallinen Siliziumschicht (43) über dem Fenster zum Bilden des Emitterbereichs (45) von dieser maskierenden Schicht nicht bedeckt wird, daß durch Ionenimplantation durch den unmaskierten Teil der polykristallinen Siliziumschicht (43) über dem Fenster (40) zum Bilden des Emitterbereichs (45) hindurch Dotierstoffe in einen Teil des Basisbereichs eingebracht werden, daß die bei der Ionenimplantation maskierende Schicht entfernt wird, daß eine Elektrodenmetallschicht (47) gebildet wird und daß die Emitterelektrode, die Basiselektrode und die Kollektorelektrode aus Teilen der polykristallinen Siliziumschicht (43) und der Elektrodenmetallschicht (47) gebildet werden.
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4157269A (en) * 1978-06-06 1979-06-05 International Business Machines Corporation Utilizing polysilicon diffusion sources and special masking techniques
CA1129118A (en) * 1978-07-19 1982-08-03 Tetsushi Sakai Semiconductor devices and method of manufacturing the same
US4230522A (en) * 1978-12-26 1980-10-28 Rockwell International Corporation PNAF Etchant for aluminum and silicon
JPS55102266A (en) * 1979-01-31 1980-08-05 Fujitsu Ltd Fabricating method of semiconductor device
JPS6043656B2 (ja) * 1979-06-06 1985-09-30 株式会社東芝 半導体装置の製造方法
US4452645A (en) * 1979-11-13 1984-06-05 International Business Machines Corporation Method of making emitter regions by implantation through a non-monocrystalline layer
JPS56115525A (en) * 1980-02-18 1981-09-10 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device
US4411708A (en) * 1980-08-25 1983-10-25 Trw Inc. Method of making precision doped polysilicon vertical ballast resistors by multiple implantations
JPS5775453A (en) * 1980-10-29 1982-05-12 Fujitsu Ltd Semiconductor device and manufacture thereof
JPS57132357A (en) * 1981-02-10 1982-08-16 Oki Electric Ind Co Ltd Manufacture of semiconductor element
JPS5860569A (ja) * 1981-10-06 1983-04-11 Fujitsu Ltd 半導体装置の製造方法
US4516145A (en) * 1983-08-31 1985-05-07 Storage Technology Partners Reduction of contact resistance in CMOS integrated circuit chips and the product thereof
JPS60126869A (ja) * 1983-12-13 1985-07-06 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US4665424A (en) * 1984-03-30 1987-05-12 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
JPH0611053B2 (ja) * 1984-12-20 1994-02-09 三菱電機株式会社 半導体装置の製造方法
US5280188A (en) * 1985-03-07 1994-01-18 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor integrated circuit device having at least one bipolar transistor and a plurality of MOS transistors
EP0193934B1 (de) * 1985-03-07 1993-07-21 Kabushiki Kaisha Toshiba Integrierte Halbleiterschaltungsanordnung und Verfahren zu ihrer Herstellung
US4717678A (en) * 1986-03-07 1988-01-05 International Business Machines Corporation Method of forming self-aligned P contact
KR890005885A (ko) * 1987-09-26 1989-05-17 강진구 바이폴라 트랜지스터의 제조방법
US5204276A (en) * 1988-12-06 1993-04-20 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
JPH0817180B2 (ja) * 1989-06-27 1996-02-21 株式会社東芝 半導体装置の製造方法
JPH05102175A (ja) * 1991-10-07 1993-04-23 Sharp Corp 半導体装置の製造方法
JP2001332561A (ja) * 2000-05-22 2001-11-30 Nec Corp バイポーラトランジスタおよびその製造方法
DE10229081B4 (de) * 2002-06-28 2007-07-19 Contitech Luftfedersysteme Gmbh Verfahren zum Trennen von Schläuchen und Vorrichtung zur Durchführung des Verfahrens
DE102007043614B3 (de) 2007-09-13 2008-11-20 Biocrates Life Sciences Gmbh Halterung für ein Trägermittel zum Einsetzen in eine zylinderförmige Öffnung

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3764409A (en) * 1969-09-29 1973-10-09 Hitachi Ltd Method for fabricating a semiconductor component for a semiconductor circuit
US3759762A (en) * 1970-10-19 1973-09-18 Motorola Inc Method of forming integrated circuits utilizing low resistance valueslow temperature deposited oxides and shallow junctions
US3719535A (en) * 1970-12-21 1973-03-06 Motorola Inc Hyperfine geometry devices and method for their fabrication
JPS5538823B2 (de) * 1971-12-22 1980-10-07
US3867216A (en) * 1972-05-12 1975-02-18 Adir Jacob Process and material for manufacturing semiconductor devices
US3847687A (en) * 1972-11-15 1974-11-12 Motorola Inc Methods of forming self aligned transistor structure having polycrystalline contacts
JPS5317393B2 (de) * 1973-01-16 1978-06-08
US3928081A (en) * 1973-10-26 1975-12-23 Signetics Corp Method for fabricating semiconductor devices using composite mask and ion implantation

Also Published As

Publication number Publication date
US4125426A (en) 1978-11-14
GB1506066A (en) 1978-04-05
NL7604632A (nl) 1976-11-02
DE2618445A1 (de) 1976-11-18
CA1050667A (en) 1979-03-13
NL186478C (nl) 1990-12-03
NL186478B (nl) 1990-07-02
JPS5524703B2 (de) 1980-07-01
JPS51127682A (en) 1976-11-06

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