DE2618445A1 - Verfahren zum herstellen einer halbleitervorrichtung - Google Patents

Verfahren zum herstellen einer halbleitervorrichtung

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Description

PATEN fAN WALTE
DR. CLAUS REINLÄNDER DIPL.-ING. KLAUS BERNHARDT
D-8 München 60 · Orthstraße 12 · Telefon (089) 832024/5 261 8 A 4
Telex 5212744 · Telegramme Interpatent
6/225
FUJITSU LIMITED
No.1015» Kamikodanaka
Nakahara-ku, Kawasaki
Japan
Verfahren zum Herstellen einer Halbleitervorrichtung
Priorität: 30. April 1975 Japan 50-51521
Die Erfindung bezieht sich auf ein Verfahren zum Herstellen eines bipolaren Transistors in einem vereinfachten Herstellungsprozeß.
Um in einer integrierten Schaltung Operationen mit hoher Geschwindigkeit ausführen zu können, wird es immer mehr notwendig, die Abmessungen bipolarer Transistoren zu verringern. Gleichzeitig ist aber auch eine Zuverlässigkeit des Herstellungsprozesses notwendig. Der derzeit am meisten verwendete Herstellungsprozeß für integrierte Schaltungen besteht in der Photolithographie, wobei eine Genauigkeit in der Größenordnung von 1 Ai erreicht wird. Integrierte Schaltungen werden durch das sogenannte Planarverfahren hergestellt. Der Unterschied zwischen diesem Herstellungsverfahren und der Herstellung von einzelnen Transistoren besteht in einer Reihe von Herstellungsprozessen, wie der Isolationsdiffusion, der Kollektorkontaktdiffusion und der Widerstandsdiffusion. Diese Prozesse erfordern eine sehr genaue gegenseitige Lagebeziehung zwischen den Diffusionen.
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Als Herstellungsverfahren, das diese Anforderungen erfüllt, ist das sogenannte Verfahren mit zusammengesetzter Maske "bekannt, das in großem Umfang für die Herstellung von integrierten Schaltungen hoher Dichte verwendet wird.
Bei diesem Verfahren mit zusammengesetzter Maske wird dieselbe Maske (die sogenannte zusammengesetzte Maske) zum Herstellen des Musters zum Bilden des oben erwähnten Isolationsdiffusionsfensters, des Kollektorkontaktfensters, des Basisdiffusionsfensters und des Widerstandsdiffusionsfensters verwendet und diese Fenster werden gleichzeitig auf dem speziellen Isolierfilm, beispielsweise einem Siliziumnitridfilm, vorgesehen, der die Halbleitersubstratfläahe bedeckt. Dieses Verfahren führt somit eine Selbstausrichtung durch.
Der Gedanke der zusammengesetzten Maske ist darüber hinaus anwendbar, um jede Elektrode des Emitters, der Basis, des Kollektors und des Widerstands zu erzeugen, und ist auch anwendbar, um integrierte Schaltungen hoher Dichte herzustellen.
Dieses Herstellungsverfahren wird nachfolgend im einzelnen beschrieben, wobei dieses Verfahren im Vergleich zur Erfindung sehr wesentlich ist.
Pig. 1 zeigt einen Teilquerschnitt eines Substrats, das bis zum Prozeß der Basisdiffusion durch Anwendung der zusammengesetzten Maske vervollständigt ist. Nach dem Ausführen einer Fremdstoffdiffusion, um die Grundschicht 11 auf dem P""-
Siliziumsubstrat 10 zu bilden, wird die epitaxiale Schicht 12 mit N-Leitfähigkeit wachsen gelassen. Der Siliziumnitridfilm 14 wird auf den dünnen Oxydfilm 13 aufgebracht, der auf die Substratfläche durch chemischen Dampfniederschlag aufgebracht wird, und dann wird der Siliziumdioxydfilm 15 aufgebracht. Der Photowiderstandsüberzug, der auf der Fläche des Films 15 aufgebracht ist, wird unter Verwendung der oben erwähnten zusammengesetzten
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Maske belichtet und entwickelt und der Film 15 auf dieser Fläche, welcher der Isolationsdiffusion, der Kollektorkontaktdiffusion, der Basisdiffusion und der Widerstandsdiffusion unterworfen wird, wird durch Ätzen mit Flußsäure selektiv entfernt.
Wenn das Substrat 10 in kochende -Phosphorsäure
unter Verwendung dieses Films als Maske getaucht wird, wird nur der belichtete Siliziumnitridfilm geätzt. Auf diese Weise werden das Isolationsdiffusionsfenster 16, das Kollektorkontaktdiffusionsfenster 17 und das Basisdiffusionsisolationsfenster 18 auf dem Siliziumnitridfilm 14 gebildet. Der Oxydfilm 13 in dem Fenster 16 wird durch Photolithographie entfernt. Der P-Fremdstoff wird in den Isolationsbereich 19 über die epitaxiale Schicht diffundiert. Dann
wird auch der Oxydfilm 13 in dem Fenster 17 durch dasselbe Verfahren entfernt, woraufhin der IT-Fremdstoff in die epitaxiale Schicht über dieses Fenster 17 diffundiert wird und der Kollektorkontaktbereich 20 gebildet wird.
Letztlich wird der Oxydfilm 13 in dem Fenster 18 auch entfernt und der P-Fremdstoff wird in die epitaxiale Schicht über dieses Fenster diffundiert und auf diese Weise wird der Basisbereich 21 gebildet.
Durch vorangehendes Bilden der Fenster 16, 17 und 18 auf dem Nitridfilm 14 wird die Positionsbeziehung zwischen diesen unvermeidbar beschränkt. Dadurch wird eine Positionsausrichtung, wenn jedes Fenster aufeinanderfolgend gebildet wird, nicht notwendig und das Fenster, welches dasselbe wie das auf dem Nitridfilm vorgesehene Fenster ist, wird immer auf dem Film 13 gebildet und aus diesem Grund wird eine Ausrichtung sehr einfach. Darin besteht der wesentliche Vorteil dieses Verfahrens.
Der oben erwähnte Gedanke der zusammengesetzten Maske kann auch bei Bildung jeder Elektrode angewendet werden.
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Vie in Pig. 2 gezeigt ist, wird der chemische Dampfniederschlag nochmals auf der Fläche aufgebracht und dadurch werden ein zweiter Siliziumnitridfilm 22 und ein zweiter Siliziumdioxydfilm 23 gebildet. Dann werden das Emitterdiffusionsfenster 24, das Basiselektrodenfenster 25 und das Kollektorkontaktfenster 26 auf dem zweiten Siliziumnitridfilm 22 unter Verwendung einer anderen Art einer zusammengesetzten Maske als in dem oben erwähnten Fall gebildet. Der in den Fenstern 24 und 26 belichtete Oxydfilm 13 wird durch Photolithographie entfernt, dann wird eine polykristalline Siliziumschicht 27 auf dem gesamten in Fig. 3 gezeigten Teil aufgebracht und daraufhin wird zusätzlich eine Phosphorsilikat-Glasschicht 28 aufgebracht.
Der Phosphor in der Schicht 28 wird in die epitaxiale Schicht diffundiert, nachdem er die Siliziumschicht 27 passiert hat, und dadurch werden der Emitterbereich 29 und der Kollektorkontaktbereich 30 gebildet.
Nach der Emitterdiffusion wird die Schicht 28 vollständig entfernt und dann werden die Siliziumschicht 27 und der Oxydfilm 13 auf dem Bereich zum Bilden der Basiselektrode ebenfalls durch Photolithographie entfernt.
Gemäß Fig. 4 wird eine Aluminiumschicht 31 auf einen Teil aufgebracht und das Verdrahtungsmuster wird auch nach einer Sinterung hergestellt, wodurch die Emitterelektrode 32, die Basiselektrode 33 und die Kollektorelektrode 34 gebildet werden.
Der durch das vorstehend beschriebene Herstellungsverfahren hergestellte bipolare Transistor weist die Polysiliziumschicht 27 zwischen der Emitterelektrode 32 und dem Emitterbereich 29 auf, weshalb die eutektische Legierung von Aluminium und Silizium, die eine Elektrode bildet, niemals den P-N-Übergang zwischen dem Emitter und der Basis während der Sinterung zum Herstellen des ohmschen Kontaktes zwischen der Emitterelektrode 32 und dem Emitterbereich 29 erreicht.
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Dadurch wird eine integrierte Schaltung mit hoher Betriebsgeschwindigkeit und hoher Dichte, die einen sehr flachen Emitterbereich aufweist, hergestellt.
Im Verlauf der Ausführung des oben beschriebenen Herstellungsverfahrens treten jedoch nicht vernachlässigbare Nachteile auf.
Wenn der Oxydfilm 13 unter Verwendung eines Nitridfilms 22 als Maske geätzt wird, wird wegen der Filmverteilung der Oxydfilm 13 teilweise angeätzt und durch diesen Anätzprozeß wird die an dieser Stelle vorgesehene Aluminiumelektrode freigelegt.
Wenn andererseits ein Elektrodenfenster angebracht wird, werden der Siliziumnitridfilm 22 und der Siliziumoxydfilm bedeckt, wodurch der Herstellungsprozeß der integrierten Schaltung aufwendig wird.
Die Aufgabe der Erfindung besteht darin, ein verbessertes Verfahren zum Herstellen eines bipolaren Transistors zu schaffen, das kein Freilegen der Verdrahtung bewirkt.
Das vereinfachte Herstellungsverfahren für eine Halbleitervorrichtung nach der Erfindung verwendet das Verfahren mit zusammengesetzter Maske bei dem Prozeß zum Bilden der Elektrodenfenster, ohne daß eine andere Art eines Isolierfilms als ein Siliziumnitridfilm verwendet wird.
Gemäß der Erfindung sind das Emitterelektrodenfenster und das Basiselektrodenfenster auf dem Isolierfilm vorgesehen, der die Halbleitersubstratfläche nach der Bildung des Basisbereichs bedeckt. Bis zu dem Prozeß zum Bilden des Basisbereichs wird in bekannter Weise verfahren und der Basisbereich wird auf dem gewünschten Teil der Halbleitersubstratfläche gebildet.
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Das Verfahren wird am einfachsten zum Bilden des Basisbereichs in gasförmiger Diffusion verwendet und hierfür wird auch das Ionenimplantationsverfahren verwendet.
Eine übliche gasförmige Diffusion besteht aus einem Fremdstoff niederschlagsprozeß und einem Eintreibprozeß zum Ausbreiten des Fremdstoffs bis zur gewünschten Tiefe. In diesem Fall wird die Basisbereichsfläche mit einem neuen Oxydfilm überzogen. Beim Ausführen des erfindungsgemäßen Verfahrens wird die geringste Zahl von Prozessen angewendet, indem von dem Halbleitersubstrat ausgegangen wird, dessen Fläche mit dem Isolierfilm bedeckt ist und dessen Basisbereich bereits gebildet ist.
Im Fall von integrierten Schaltungen mit hoher Dichte wird insbesondere das Selbstausrichtungsverfahren unter Verwendung eines Siliziumnitridfilms, wie in Zusammenhang mit den Fig. 1 bis 4- erläutert ist, bis zu dem Prozeß der Basisdiffusion ausgeführt. Bei dem erfindungsgemäßen Verfahren wird der soweit verwendete Isolierfilm auf der Fläche vollständig entfernt und der Isolierfilm wird auf die Substratfläche mit gleichförmiger Dicke aufgebracht. Vorzugsweise wird eine Art eines Isolierfilms auf der Fläche des Halbleitersubstrats aufgebracht. Dieses Verfahren wird im einzelnen später anhand der Ausfuhrungsform erläutert.
Im Fall der Bildung des Basisbereichs nach dem lonenimplantationsverfahren wird eine metallische Photowiderstandsoder Isolatormaske üblicherweise auf dem Halbleitersubstrat mit Ausnahme der Basisbereichsfläche gebildet und dann wird die Ionenplantation ausgeführt. Bei dem Glühprozeß nach der Ionenimplantation kann ein neuer Isolierfilm auf der Fläche des Basisbereichs wachsen. In diesem Fall können die Maske, die vorher verwendet worden ist, und das Halbleitersubstrat, dessen Fläche mit dem Isolierfilm auf der Fläche des Basisbereichs bedeckt ist, als Ausgangsmaterial für die Erfindung verwendet werden. Oder das Halbleitersubstrat kann, wie oben erwähnt, nach der Ionenimplantation und nachdem der gesamte
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Isolierfilm auf der Fläche vollständig entfernt ist, als Ausgangsmaterial der Erfindung gebildet werden, indem ein neuer Isolierfilm auf das Halbleitersubstrat mit gleichförmiger Dicke aufgebracht wird.
Jedenfalls wird ein solches Halbleitersubstrat, dessen Basisbereich gebildet ist und bei dem die Fläche mit dem Isolierfilm bedeckt ist, als Ausgangsmaterial der Erfindung verwendet und gemäß der Erfindung werden das Emitterelektrodenfenster und das Basiselektrodenfenster, die für den Isolierfilm dieser Fläche notwendig sind, gebildet. Beim Herstellen der integrierten Schaltungen mit Halbleiter werden des weiteren ein Kollektorelektrodenfenster und ein Widerstandselektrodenfenster gebildet.
Wenn notwendigenfalls alle Elektrodenfenster auf dem Isolierfilm der Fläche gebildet werden, wird auf diese Weise nicht nur der Prozeß zum aufeinanderfolgenden Bilden jedes Elektrodenfensters unnötig, sondern die gegenseitige Lage jedes Elektrodenfensters kann genau bestimmt werden. Deshalb ist es nicht notwendig, die Spanne der Ausrichtung vorzubereiten, und es ist auch möglich, die integrierten Schaltungen mit einem kleinen Transistoraufbau mit hoher Dichte herzustellen.
In dieser Herstellungsstufe wird jedoch der Emitter nicht gebildet, vielmehr wird vorher das Emitterelektrodenfenster gebildet, wie voranstehend erwähnt wurde.
Ein Fremdstoff wird durch dieses Emitterelektrodenfenster diffundiert. Im Falle der Erfindung1 wird jedoch ein polykristalliner Halbleiter auf der Halbleitersubstratfläche gebildet und diese Halbleiterschicht bedeckt sowohl die Isolierfilmfläche als auch jede Elektrodenfensterflache. Die polykristalline Halbleiterschicht wird durch Vakuumverdampfung der Halbleitermaterialien, durch gasförmigen Dampfniederschlag und durch Kathodenzerstäubung gebildet.
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Praktisch gesehen kann bei dem chemischen Dampfniederschlag die Halbleiterschicht, die eine gleichförmigere Filmdicke aufweist, auf vielen Halbleitersubstraten gebildet werden. Darüber hinaus stellt dieser chemische Dampfniederschlag einen zufriedenstellenden resistiven Kontakt des polykristallinen Siliziums für den Basisbereich sicher. Diese Wirkung wird anhand der später beschriebenen Ausführungsform verdeutlicht.
Die polykristalline Halbleiterschicht erfordert tatsächlich keine Mischung eines bestimmten Fremdstoffs. Ein üblicher polykristalliner Halbleiter enthält öe(ioch einigen Fremdstoff, jedoch kann er auch rein sein.
Dies bezieht sich jedoch nicht auf die Konzentration des Fremdstoffs in einer solchen Menge, wie sie für eine übliche Fremdstoffdiffusion verwendet werden kann.
Wie oben beschrieben wurde, besteht die polykristalline Halbleiterschicht zwischen dem Basisbereich und dem Basiselektrodenmetall, das in der nächsten Stufe aufgebracht wird, dennoch kann ein ausreichender ohmscher Kontakt gebildet werden. Zu diesem Zweck ist es möglich, die Dicke des zu überziehenden Elektrodenmetalls in dem für die polykristalline Halbleiterschicht besonderen Bereich zu wählen.
Die am meisten bevorzugte Dicke der polykristallinen Halbleiterschicht beträgt 500 S bis 2000 S, jedoch kann sie auch in dem Bereich von 300 S bis 3000 S liegen.
Die Bildung des Emitters kann durch verschiedene Verfahren erfolgen. Das einfachste Verfahren ist das Aufwachsen aus gasförmiger Phase der Diffusionsquelle, das dem Aufwachsen aus gasförmiger Phase des polykristallinen Halbleiters folgt, wobei der Glasfilm mit dem Fremdstoff für die Emitterbildung kontinuierlich auf der polykristallinen Halbleiterschicht wächst.
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Der typische Glasfilm mit N-Fremdstoff besteht aus Phosphorsilikatglas oder Arsensilikatglas, während der typische Glasfilm mit P-Fremdstoff aus Borsilikatglas besteht.
Dieser Glasfilm wird dann wenigstens auf dem Basiselektrodenfenster entfernt. Im Falle von integrierten Schaltungen wird an dem oben erwähnten Widerstandselektrodenfenster oder, falls ein Schottky-Übergang vorhanden ist, der Glasfilm an dem Bereich, der den Schottky-Übergang bildet, entfernt.
Der Fremdstoff in dem Glasfilm diffundiert in das Halbleitersubstrat über das Emitterelektrodenfenster durch Wärmebehandlung der Emitterdiffusion, wodurch der Emitterbereich gebildet wird. Diese Wärmebehandlung wird üblicherweise innerhalb des Temperaturbereichs von 1000 bis 12500C ausgeführt und die Erwärmungszeitdauer wird so eingestellt, daß eine bestimmte Tiefe des Emitterbereichs erhalten wird. Bei der derzeitigen Herstellung von Transistoren mit flachem Übergang beträgt die Erwärmungszeitdauer einige Minuten oder weniger und der polykristalline Halbleiter, der in dem Basiselektrodenfenster freigelegt ist, wird etwas oxydiert.
Bei der Emitterdiffusion wird der Basisfremdstoff in die polykristalline Halbleiterschicht, die nicht mit dem Glasfilm bedeckt ist, beispielsweise in die polykristalline Halbleiterschicht in dem Basiselektrodenfenster, von dem Basisbereich des Substrats innerhalb der Kontaktbeziehung diffundiert, wodurch diese polykristalline Halbleiterschicht leitend wird.
Ein anderes übliches Verfahren zur Bildung des Emitters besteht in der Ionenimplantation. In diesem Fall wird die nicht gewünschte Fläche, wie das Basiselektrodenfenster, mit der Maske, wie einem Photowiderstandsmaterial, Siliziumdioxyd, Siliziumnitrid, Aluminium oder Aluminiumoxyd, im Gegensatz zu der Feststoff-Feststoff-Diffusion bedeckt und
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die polykristalline Halbleiterschicht wird in dem Emitterelektrodenfenster freigelegt.
1S Um ^Phosphor und Arsen mit der Dotiermenge von 1 χ 10 ^ Atom/cm zu implantieren, ist eine Implantationsenergie von jeweils 100 keV und 200 keV erforderlich.
Bei der Wärmebehandlung nach der Ionenimplantation, nämlich bei dem Glühprozeß, wird ein Fremdstoff in dem Basisbereich in die polykristalline Halbleiterschicht in dem Basiselektrodenfenster, wie oben erwähnt, diffundiert, wodurch die polykristalline Halbleiterschicht leitend wird.
Auch bei dem oben erwähnten Diffusionsverfahren oder bei dem Ionenimplantationsverfahren besteht der nächste Prozeß darin, die Maske auf der polykristallinen Halbleiterschicht zu entfernen.
Gemäß der Erfindung wird das Halbleitersubstrat vollständig mit der polykristallinen Halbleiterschicht bedeckt. Deshalb ist es möglich, die gesamte Maske, ohne die polykristalline Halbleiterschicht überhaupt zu verschlechtern, zu entfernen, wenn die Maske durch chemisches Ätzen entfernt wird. Darüber hinaus kann dieser Ätzprozeß, da ein Material unter der polykristallinen Halbleiterschicht nicht geätzt wird, sehr leicht ausgeführt werden. Zusätzlich wird das Substrat vollständig mit der polykristallinen Halbleiterschicht bedeckt, und deshalb wird ein Isolierfilm auf der Halbleitersubstratfläche niemals einer Verunreinigung unterworfen.
Eine solche Verunreinigung wird auch in dem Metallelektrodenüberzugsverfahren gesehen, jedoch wird bei der Erfindung aus den oben angegebenen Gründen keine Verunreinigung verursacht.
Das Elektrodenmetallmaterial wird auf der polykristallinen Halbleiterschicht durch Verdampfung und Kathodenzerstäubung aufgebracht.
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Das meistgewünschte Material ist Aluminium, jedoch kann auch ein anderes Material verwendet werden. Diese Elektrodenmetallmaterialien werden mit ausreichender Dicke als Verdrahtungsleiter überzogen. Die Verdrahtung aus Aluminium liegt üblicherweise in dem Bereich von 8000 bis 15OOO Ä.
Das Elektrodenmetallmaterial wird zuerst in der Verdrahtungsform geätzt, um die Elektrode und die Verdrahtungsschicht zu bilden, und dann wird die freigelegte polykristalline Halbleiterschicht entfernt. Auf diese Weise werden alle Elektroden gebildet.
Da bei der Erfindung ein vorhandenes Mehrschiehtenmaskenmaterial aus Siliziumdioxyd und Siliziumnitrid beim Prozeß zum Bilden des Elektrodenfensters nicht verwendet wird, tritt ein Unterschneiden des Siliziumoxydfilms bei dem Prozeß zum Bilden des Fensters nicht auf und deshalb besteht keine Gefahr, daß die Verdrahtung an der unterschnittenen Fläche freigelegt wird. Darüber hinaus wird der Prozeß zum aufeinanderfolgenden Herstellen der Elektrodenfenster nicht notwendig, wodurch der Herstellungsprozeß einer Halbleitervorrichtung wesentlich vereinfacht wird.
Da es möglich ist, gleichzeitig das Emitterelektrodenfenster, das Basiselektrodenfenster und das Kollektorelektrodenfenster auf dem Isolierfilm, beispielsweise dem Siliziumoxydfilm, zu bilden, wird eine Ausrichtungsspanne gedes Fensters nicht notwendig, wodurch die integrierten Schaltungen mit kleinem Transistor und hoher Dichte hergestellt werden können.
Da ein Fremdstoff für die Emitterbildung über das Emitterelektrodenfenster, das vorher vorgesehen worden ist, eingeführt wird, können darüber hinaus dex Emitter und das Emitterelektrodenfenster genau ausgerichtet werden.
Bei der Erfindung wird andererseits die polykristalline Halbleiterschicht für den ganzen Teil nach dem Herstellen Jedes Elektrodenfensters aufgebracht. Deshalb wird jeder
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Prozeß "bis zur Bildung der Verdrahtung gegen Verunreinigung geschützt und deshalb besteht nicht die Gefahr, daß der Isolierfilm angeätzt wird, auch wenn eine andere Diffusionsquelle und Maske, die auf der polykristallinen Halbleiterschicht aufgebracht ist, entfernt werden.
Die polykristalline Halbleiterschicht besteht zwischen jeder Elektrode und dem Halbleitersubstrat und deshalb besteht nicht die Gefahr, daß der flache Ρ-ΪΓ-Übergang, der unter der Elektrode liegt, beschädigt wird, auch wenn das Elektrodenmaterial, das wahrscheinlich in das Elektrodenmaterial eindringt, als Halbleitersubstrat verwendet wird.
Gemäß der Erfindung hat die polykristalline Halbleiterschicht, die innerhalb des Basiselektrodenfensters vorgesehen ist, eine Leitfähigkeit nach der Vervollständigung der Emitterdiffusion und der Kontaktwiderstand der Basiselektrode wird nicht erhöht. Auf diese Weise ist eine besondere Bearbeitung, um die polykristalline Halbleiterschicht unter der Basiselektrode leitend zu machen, nicht erforderlich und es kann das einfachste Herstellungsverfahren ausgeführt werden.
Die Erfindung wird beispielhaft anhand der Zeichnung beschrieben, in der sind
Pig. 1 bis 4· Querschnitte zum Erläutern der Herstellungsprozesse bekannter integrierter Schaltungen mit hoher Dichte, die durch Anwendung des sogenannten Verfahrens mit zusammengesetzter Maske hergestellt werden, und
Pig. 5 "bis 8 Querschnitte zum Erläutern der Herstellungsprozesse der integrierten Schaltungen bei einer Ausführungsform der Erfindung.
Die nachfolgende Erläuterung der Ausführungsform schließt an den Prozeß an, der in Bezugnahme auf Pig. 1 beschrieben worden ist. Gemäß Pig. 5 beträgt die Dicke der epitaxialen
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Schicht 12 2 bis 3/U. Der Oxydfilm 13 hat eine Dicke von beispielsweise 750 S -und die Dicke des Nitridfilms 14 beträgt beispielsweise 2500 S.
Bei dem Basisdiffusionsprozeß ist die Fremdstoffquelle Bortribromid und die Niederschlagstemperatur wird mit 93O0C vorgegeben und der spezifische Widerstand der Basisfläche
wird mit 75 Ohm/cm vorgegeben.
Der Eintreibprozeß wird 60 Minuten lang bei 10000C ausgeführt. Dieser Eintreibprozeß wird unter sauerstoffhaltiger Umgebung ausgeführt und der Siliziumdioxydfilm 35 wird auf der Basisfläche mit einer Dicke von etwa 2000 S gebildet.
Der nächste Prozeß ist die Widerstandsdiffusion. Die Widerstandsdiffusion wird in nicht dargestellten Inseln ausgeführt und gleichzeitig wird die Diffusion auch teilweise innerhalb der Basis ausgeführt, um gleichzeitig den Basiskontaktwiderstand zu verringern. Wie in Fig. 5 gezeigt ist, wird das Fenster nämlich auf dem Oxydfilm in der Basis vorgesehen und dann wird die Widerstandsdiffusion ausgeführt. Der spezifische Flächenwiderstand nach dem Niederschlag
bei der Widerstandsdiffusion beträgt 27 Ohm/cm und wird 44 Ohm/cm nach dem Eintreibprozeß in sauerstoffhaltiger Umgebung. Der Oxydfilm, der neuerlieh auf der Siliziumfläche des Diffusionsbereichs 37 entwickelt wird, hat eine Dicke von 1250 Ä.
Andererseits wird die Dicke der Basis 21 0,45 Ai und der spezifische Flächenwiderstand der Basis in dem Bereich außerhalb des Basiskontaktdiffusionsbereichs wird 300 Ohm/cm
Bei dieser Ausführungsform werden aufeinanderfolgend der Isolierfilm auf der epitaxialen Schicht, d.h. der Oxydfilm 13 und der Nitridfilm 14, vollständig entfernt und eine ReOxydation wird durch Erhitzung bei 9000C in Dampf ausgeführt. Das dabei erhaltene Siliziumdioxyd
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ist mit der Bezugszahl 38 in Fig. 6 versehen und hat eine
Dicke von etwa 1OOO 5L Um den Isolierfilm mit einer ausreichenden Dicke als Flächenschutzfilm, zu erhalten, wird eine Siliziumdioxydschicht 39 mit einer Dicke von 4000 S durch chemischen Dampfniederschlag aufgebracht. Als Reaktionsgas für den chemischen Dampfniederschlag werden Monosilan und Stickstoffmonoxid verwendet und die Erhitzung erfolgt bei 850°C 4-0 Minuten lang.
Durch Verwendung der zusammengesetzten Maske, die bei dem Prozeß der Fig. 2 angewendet wird, werden das Emitterelektrodenfenster 40, das Basiselektrodenfenster 41, das Kollektorelektrodenfenster 42 und das (nicht dargestellte) Widerstandselektrodenfenster auf den Siliziumdioxydschichten 38 und 39 gebildet. Die Polysiliziumschicht wird auf den gesamten Teil der Fläche aufgebracht. Die Polysiliziumschicht 43 kann durch thermische Zersetzung von Monosilan SiH. in einer Umgebung, die bis zu 6200C erwärmt ist, erhalten werden, wobei die am meisten erwünschte Dicke 800 S beträgt. Wenn die später beschriebene Aluminiumelektrode eine Dicke von 1 /u hat, liegt die gewünschte Dicke dieser Polysiliziumschicht im Bereich von 300 bis 3000 £. Die Polysiliziumschicht 43 ist nicht erforderlich, um einen besonderen Fremdstoff zu erhalten, und der Fremdstoff wird von dem Bereich 37 und dem Bereich 20, der mit dem Polysilizium in Berührung steht, dotiert. Die Polysiliziumschicht 43 kann durch Verdampfung gebildet werden, Jedoch ist es zweckmäßiger, einen chemischen Dampfniederschlag unter dem Gesichtspunkt einer sehr guten Gleichförmigkeit der Filmdicke anzuwenden.
*)
Daraufhin wird die PSG-Schicht 44 auf der Polysiliziumschicht 43 gebildet. Die PSG-Schicht 44 kann durch gasförmige Reaktion zwischen Phosphin PIU und Monosilan SiH2^ und Sauerstoff gebildet werden und ihre Dicke kann innerhalb des Bereichs von 2000 & bis 1 /U ohne eine wesentliche Beschränkung festgelegt werden.
*) Phosphorsilikat glas
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Gemäß Fig. 7 wird die PSG-Schicht 44 auf dem Basiselektrodenfenster und der (nicht dargestellten) Fläche zur Bildung einer Schottky-Sperrdiode durch Anwendung der Photolithographie entfernt. Die PSG-Schicht 44 wird auch von dieser Fläche entfernt und wird wenigstens auf dem Emitterelektrodenfenster 40 und dem Kollektorelektrodenfenster 42 belassen.
Bei dem nächsten Prozeß wird eine Wärmebehandlung für die Emitterdiffusion ausgeführt. Die Emitterdiffusion wird bei einer Temperatur von 11500C mit einer Behandlungszeit von 90 Sekunden in sauerstoffhaltiger Umgebung ausgeführt. Durch diese Bearbeitung werden der Emitterbereich mit einer Tiefe von 0,3 /u und einer Flächenkonzentration von etwa 5 ^c 10 Atom/cm* und der zweite Kollektorkontaktbereich 46 gebildet.
Die PSG-Schicht 44 wird vollständig in dem folgenden Prozeß entfernt. Als Ätzlösung wird eine Pufferlösung, die aus Flußsäure und saurem Ammoniumfluorid besteht, verwendet.
Gemäß Fig. 8 ist Aluminium 47 mit einer Dicke von 1/u als Elektrodenmaterial niedergeschlagen. Dann werden das Aluminium 47 und die Polysiliziumschicht 43 entfernt, wobei diese auf der Verdrahtungsfläche verbleiben. Für das Ätzen des Aluminiums wird Phosphorsäure mit einem Zusatz von Salpetersäure verwendet und die zum Ätzen des Polysiliziums verwendete Lösung besteht aus Flußsäure, Salpetersäure und Phosphorsäure. Beim selektiven Ätzen des Polysiliziums unter Verwendung von Aluminium als Maske kann auch ein Plasmaätzen ausgeführt werden. In diesem Fall wird CF^-Gas, das 5% Sauerstoff enthält, aktiv gemacht.
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Claims (1)

  1. Patentansprüche
    Verfahren zum Herstellen einer Halbleitervorrichtung, gekennzeichnet durch folgende Schritte
    (a) Bilden eines Basisbereichs auf der Halbleitersubstratfläche ,
    (b) Bilden eines Emitterelektrodenfenster und eines Basiselektrodenfensters auf dem Isolierfilm, der die Halbleitersubstratfläche bedeckt,
    (c) Bilden einer polykristallinen Halbleiterschicht auf der gesamten Fläche des Isolierfilms einschließlich der Fenster,
    (d) Bilden eines Emitterbereichs durch Einbringen eines Fremdstoffs in das Substrat über die polykristalline Halbleiterschicht,
    (e) Bilden einer Elektrodenmetallschicht über den gesamten Teil der polykristallinen Halbleiterschicht und
    (f) Zurücklassen der Elektrodenmetallschicht und der polykristallinen Halbleiterschicht in der Form einer Verdrahtung.
    2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Halbleitersubstrat aus Silizium besteht.
    5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Isolierfilm im wesentlichen aus Si(^ besteht.
    4-, Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die polykristalline Halbleiterschicht aus Polysilizium besteht.
    5. Verfahren zum Herstellen einer Halbleitervorrichtung, gekennzeichnet durch die folgenden Schritte
    (a) Bilden eines Basisbereichs auf der Siliziumsubstratfläche,
    (b) Bilden eines Emitterdiffusionsfenster und einer Basiselektrode auf dem Siliziumoxydfilm, der die Siliziumsubstratfläche bedeckt,
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    (c) Bilden einer Polysiliziumschicht über die gesamte Fläche des Fensters und des Siliziumoxydfilms,
    (d) Bilden einer Diffusionsquelle mit einem Fremdstoff,
    um den Emitterbereich über die gesamte Fläche der polykristallinen Siliziumschicht mit Ausnahme wenigstens des Basiselektrodenfensters zu bilden,
    (e) Bilden eines Emitterbereichs innerhalb des Basisbereichs durch Diffundieren eines Fremdstoffs in das Siliziumsubstrat über die polykristalline Siliziumschicht aus dem Emitterbereich,
    (f) vollständiges Entfernen der Diffusionsquelle,
    (g) Aufbringen einer Elektrodenmetallschicht auf der gesamten Fläche der polykristallinen Siliziumschicht und
    (h) Zurücklassen der Elektrodenmetallschicht und der polykristallinen Siliziumschicht in der Form einer Verdrahtung.
    6. Verfahren nach Anspruch 5» dadurch gekennzeichnet, daß die Diffusionsquelle aus Phosphorsilikatglas besteht.
    7. Verfahren nach Anspruch 5» dadurch gekennzeichnet, daß die Diffusionsquelle aus Arsensilikatglas besteht.
    8. Verfahren nach Anspruch 5» dadurch gekennzeichnet, daß ein Kollektorelektrodenfenster auch auf dem Siliziumoxydfilm bei dem Schritt (b) gebildet wird.
    9. Verfahren nach Anspruch 5» dadurch gekennzeichnet, daß die Flächenkonzentration des Basisbereichs zum Bilden des Basiselektrodenfensters höher als die Flächenkonzentration des übrigen Basisbereichs gehalten wird.
    10. Verfahren zum Herstellen von integrierten Schaltungen mit Halbleitern, gekennzeichnet durch die folgenden Schritte
    (a) Bilden eines Basisbereichs auf der Siliziumsubstratfläche ,
    (b) Diffundieren eines Fremdstoffs in den Basisbereich zum Erzeugen der Basiselektrode durch Widerstandsdiffusion,
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    (c) vollständiges Entfernen des das Siliziumsubstrat "bedeckenden Isolierfilms,
    (d) Bilden eines neuen Siliziumoxydfilms auf der Silizium-substratfläche,
    (e) Bilden eines Emitterdiffusionsfensters, eines Basiselektrodenfensters, eines Kollektorelektrodenfensters und eines Widerstandselektrodenfensters auf dem Siliziumoxydfilm,
    (f) Bilden einer gleichförmigen polykristallinen Siliziumschicht in den Elektrodenfenstern und auf dem 'Siliziumoxydfilm, woraufhin ein Isolierfilm mit Fremdstoffen für die Emitterbildung über der gesamten Fläche der polykristallinen Siliziumschicht gebildet wird,
    (g) Entfernen des Isolierfilms von wenigstens dem Basiselektrodenfenster und dem Widerstandselektrodenfenster,
    (h) Diffundieren von Fremdstoffen in dem Isolierfilm in das Siliziumsubstrat über die polykristalline Siliziumschicht durch die Emitterdiffusion,
    (i) vollständiges Entfernen des Isolierfilms auf der polykristallinen Siliziumschicht,
    (3) Aufbringen einer Aluminiumelektrodenschicht auf der polykristallinen Silizumschicht,
    (k) Kathodenzerstäuben der Aluminiumelektrodenschicht in der Form einer Verdrahtung und
    (1) Entfernen der freigelegten polykristallinen Siliziumschicht unter Verwendung der Aluminiumelektrodenschicht als Maske durch Ätzen.
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NL (1) NL186478C (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0005721A1 (de) * 1978-06-06 1979-12-12 International Business Machines Corporation Verfahren zur Herstellung eines Bipolartransistors mit einem Basiskontakt aus Polysilicium und einem Emitterkontakt aus Polysilicium oder Metall

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1129118A (en) * 1978-07-19 1982-08-03 Tetsushi Sakai Semiconductor devices and method of manufacturing the same
US4230522A (en) * 1978-12-26 1980-10-28 Rockwell International Corporation PNAF Etchant for aluminum and silicon
JPS55102266A (en) * 1979-01-31 1980-08-05 Fujitsu Ltd Fabricating method of semiconductor device
JPS6043656B2 (ja) * 1979-06-06 1985-09-30 株式会社東芝 半導体装置の製造方法
US4452645A (en) * 1979-11-13 1984-06-05 International Business Machines Corporation Method of making emitter regions by implantation through a non-monocrystalline layer
JPS56115525A (en) * 1980-02-18 1981-09-10 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device
US4411708A (en) * 1980-08-25 1983-10-25 Trw Inc. Method of making precision doped polysilicon vertical ballast resistors by multiple implantations
JPS5775453A (en) * 1980-10-29 1982-05-12 Fujitsu Ltd Semiconductor device and manufacture thereof
JPS57132357A (en) * 1981-02-10 1982-08-16 Oki Electric Ind Co Ltd Manufacture of semiconductor element
JPS5860569A (ja) * 1981-10-06 1983-04-11 Fujitsu Ltd 半導体装置の製造方法
US4516145A (en) * 1983-08-31 1985-05-07 Storage Technology Partners Reduction of contact resistance in CMOS integrated circuit chips and the product thereof
JPS60126869A (ja) * 1983-12-13 1985-07-06 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US4665424A (en) * 1984-03-30 1987-05-12 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
JPH0611053B2 (ja) * 1984-12-20 1994-02-09 三菱電機株式会社 半導体装置の製造方法
US5280188A (en) * 1985-03-07 1994-01-18 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor integrated circuit device having at least one bipolar transistor and a plurality of MOS transistors
DE3688711T2 (de) * 1985-03-07 1993-12-16 Toshiba Kawasaki Kk Integrierte Halbleiterschaltungsanordnung und Verfahren zu ihrer Herstellung.
US4717678A (en) * 1986-03-07 1988-01-05 International Business Machines Corporation Method of forming self-aligned P contact
KR890005885A (ko) * 1987-09-26 1989-05-17 강진구 바이폴라 트랜지스터의 제조방법
US5204276A (en) * 1988-12-06 1993-04-20 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
JPH0817180B2 (ja) * 1989-06-27 1996-02-21 株式会社東芝 半導体装置の製造方法
JPH05102175A (ja) * 1991-10-07 1993-04-23 Sharp Corp 半導体装置の製造方法
JP2001332561A (ja) * 2000-05-22 2001-11-30 Nec Corp バイポーラトランジスタおよびその製造方法
DE10229081B4 (de) * 2002-06-28 2007-07-19 Contitech Luftfedersysteme Gmbh Verfahren zum Trennen von Schläuchen und Vorrichtung zur Durchführung des Verfahrens
DE102007043614B3 (de) 2007-09-13 2008-11-20 Biocrates Life Sciences Gmbh Halterung für ein Trägermittel zum Einsetzen in eine zylinderförmige Öffnung
CN113053736B (zh) * 2021-03-11 2024-05-03 捷捷半导体有限公司 一种半导体器件制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3833429A (en) * 1971-12-22 1974-09-03 Fujitsu Ltd Method of manufacturing a semiconductor device
US3847687A (en) * 1972-11-15 1974-11-12 Motorola Inc Methods of forming self aligned transistor structure having polycrystalline contacts

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3764409A (en) * 1969-09-29 1973-10-09 Hitachi Ltd Method for fabricating a semiconductor component for a semiconductor circuit
US3759762A (en) * 1970-10-19 1973-09-18 Motorola Inc Method of forming integrated circuits utilizing low resistance valueslow temperature deposited oxides and shallow junctions
US3719535A (en) * 1970-12-21 1973-03-06 Motorola Inc Hyperfine geometry devices and method for their fabrication
US3867216A (en) * 1972-05-12 1975-02-18 Adir Jacob Process and material for manufacturing semiconductor devices
JPS5317393B2 (de) * 1973-01-16 1978-06-08
US3928081A (en) * 1973-10-26 1975-12-23 Signetics Corp Method for fabricating semiconductor devices using composite mask and ion implantation

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3833429A (en) * 1971-12-22 1974-09-03 Fujitsu Ltd Method of manufacturing a semiconductor device
US3847687A (en) * 1972-11-15 1974-11-12 Motorola Inc Methods of forming self aligned transistor structure having polycrystalline contacts

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0005721A1 (de) * 1978-06-06 1979-12-12 International Business Machines Corporation Verfahren zur Herstellung eines Bipolartransistors mit einem Basiskontakt aus Polysilicium und einem Emitterkontakt aus Polysilicium oder Metall

Also Published As

Publication number Publication date
JPS5524703B2 (de) 1980-07-01
GB1506066A (en) 1978-04-05
CA1050667A (en) 1979-03-13
US4125426A (en) 1978-11-14
JPS51127682A (en) 1976-11-06
NL186478C (nl) 1990-12-03
NL186478B (nl) 1990-07-02
NL7604632A (nl) 1976-11-02
DE2618445C2 (de) 1986-10-16

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