JPS583230A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS583230A
JPS583230A JP10156681A JP10156681A JPS583230A JP S583230 A JPS583230 A JP S583230A JP 10156681 A JP10156681 A JP 10156681A JP 10156681 A JP10156681 A JP 10156681A JP S583230 A JPS583230 A JP S583230A
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JP
Japan
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film
etching
reactive ion
substrate
semiconductor device
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Application number
JP10156681A
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English (en)
Inventor
Hiroshi Takeuchi
寛 竹内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Tokyo Shibaura Electric Co Ltd
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Filing date
Publication date
Application filed by Toshiba Corp, Tokyo Shibaura Electric Co Ltd filed Critical Toshiba Corp
Priority to JP10156681A priority Critical patent/JPS583230A/ja
Publication of JPS583230A publication Critical patent/JPS583230A/ja
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に係り、特にに伴なうノ
臂ターン加工精度の要求から、半導体基板に対して垂直
力向に気状イオン或はイオンビームを入射させて加工を
行なう方法、例えば反応性イオン工、チンダ法(反応性
イオンビームエツチング法を含む)が検討されている。
仁の方法は従来のプラズマエツチングの如く等方的な工
、チングに対し1反応性のイオン或はイオンビームによ
るエツチングの六め、半導体基板に対し一定の方向性を
持ってイオン或はイオンビームが入射して工、チングが
行なわれる。その結果、エツチングされた/臂ターンの
側壁は垂直(一定の角度を持つ場合もめる)で、かつア
ンダーカ7.トがないという特性上、工、チンダのマス
ク・9タ一ン寸法に対して誤差の少ない利点を有する。
ところが、従来エツチング工程の前に於ては特に加工表
面が汚染された場合を除き、前処理工程を経ず工、チン
グの為のiヌクパターンな形成し、工、チングを行って
いた。しかし半導体装置の微細化の要求に応える反応性
イオンエツチング法等のアンメーカ、トの無い選択工。
チンダ技術においては、しばしば柱状の工、チンダ残り
が見られた。参考写真Aはその様子を走査型電子顕微鏡
て撮影したものでるる。このエツチング残シは配線の短
絡或は絶縁不良等の原因となシ、半導体装置の歩!りお
よび信頼性の低下をもたらす。
仁れに対し本発明者は上記欠点を克服すべく鋭意研究を
重ねた結果、半導体基板上の被膜を、反応性イオンエツ
チング法により加工する際に、エツチングマスク/臂タ
ーン形成前に所定の前処理を施すことにより工、チンダ
残りのない良好なエラチンrが可能となることを見い出
した。
すなわち本発wAFi、半導体基板上の被膜を反応性イ
オンエツチング法によシ加工するKめたり、前記被膜を
エツチングする為のマスクノダターンを形成する前に、
前記普膜の全面を酸化し、生成した酸化膜を除去すると
―う前処理を行なうことを特徴とするものである。
本発明の前処理工程を適用できる半導体基板上の被膜と
しては、窒化シリコン膜、多結晶シリコン膜、非晶質シ
リコン膜、単結晶シリコン膜%酸化シリコン膜あるいは
これらに不純−を添加した膜などを挙げることができる
。tた前処理工程での酸化は、rII素プラズマを用い
たプラズマ酸化あるいはプラズマ陽極酸化法が有効であ
る。
次に本発明を用いて実際にエツチングを行った場合の効
果について実施例により説明する、実施例1゜ tl/41図(、)に示すようにシリコン基板1上KI
N化シリコン膜2を0.05μm1ll酸化法によ)形
成し、引続き窒化シリコン膜3を全面に低圧CVD法に
よって0.6μm堆積する。次に前処理工程として、こ
の基板全体を02圧力I T6rr、印加RF電力20
0Wの条件下でプラズマ酸化し、続いて弗化水素109
gの溶第に20秒浸漬して生成した酸化膜を除去する。
その後第1II伽)のようにフォトレジストによゐ工、
チンダマスク/臂ターン4を形成し、F!IJ弗化シリ
コンブスによる反応性イオンビームエツチングを行って
、第1図(c)のように窒化シリコン膜3を選択エツチ
ングした。
マスク−々ターンを除去した稜の走査型電子顕微鏡によ
る観察結果を参考写真(B) K示す。これかう、エツ
チング残ちOない良好なエツチングが行われているとを
がわかる。
実施例2゜ 本発明をMO8)ランジスタの製造工程におけるf−)
電極形成に応用した例について第2図を用いて説明する
。まず第2図(a)に示すようにシリコン基板11上に
通常の選択酸化法にょシフイールPfII化属12を形
成稜、r−ト酸化膜12を形成し、低圧C’VD法によ
〕ゲート電極となる多結晶シリコン1114を堆積し、
これに不純物としてリンや)を拡散する0次に前処理工
程として、02プラズマ圧力I Torr%印加RFj
lE力200Wの条件下でプラズマ酸化し、水洗洗浄後
引続I7ツ化アンモニウム溶液(Nu、IP) K 1
分間浸漬して生成した酸化膜を除去し、水洗乾燥を行う
1次に7オドレジスト塗布後通常の写真食刻法により、
第2図(blのようにダート電極上に工、チングマスタ
パターン15を形成する。
その後塩素と三弗化がロンガス(塩素濃度60s圧力0
.08Torr )の反応性イオンエツチングにより、
第2図(c)のようにグ、−ト電極材料の多結晶シリコ
ン膜14をエツチングする。
以後、通常の製造工程に従って、92図(d)のように
ンース領域xe、rレイン領域17を、砒素(As)の
イオン注入により形成し、館2図(・)のようにCVD
 wI化膜18でおおってコンタクトホールな形成、t
lP12図(flのようにアルミニウム配IJ19x、
19鵞を形成してMOB形トランゾスタを完成した。
得らi′L六MOg形トランジスタのダート電極は塩素
と三弗化ゲロンによる反応性イオンエ、テングを行った
為にアンダカ、トが無くマスク材のレジストノ9ターン
の寸法に対して誤差の少ない高精度のものであり、しか
もエツチング残りによる電極間の短絡も防止できた。
以上詳述した如く、本発明によれば1反応性イオンエツ
チング法により所定の被膜な工、チングする際に工、チ
ング残りを無くし、例えば配線材料の場合に見られる短
絡を確実に防止することが可能となり、反応性イオンエ
ツチング法の特徴であるアンダカ、トの無い選択性のめ
る高精度の微細な加工が可能となり、各穐牛導体装置の
高信頼性、高集積化を達成することができる。
尚実施例に於ては、窒化シリコン窒化膜と多結晶シリコ
ン膜の反応性イオンエツチングについて述べたが、他に
、熱酸化法やCVD法による酸化シリコン膜の四弗化炭
素(CF4)と水素(H2)による反応性イオンエツチ
ングに於いても同様の前処理が有効であることを確認し
ている。
【図面の簡単な説明】
第1図(i)〜(e)は本発明の一実施例の製造工程を
示す断面図、第2図(a)〜(f)は別の実施例の製造
工程を示す断面図である。 1・・・シリコン基板、2・・・酸化シリコン膜、3・
・・窒化シリコン膜、4・・・工、チングiスクパター
ン(フォトレジスト)、22・・・シリコン基板、12
・・・フィールド酸化膜513・・・ダート酸化膜、1
4・・・多結晶シリコン膜、15・・・工、チングマス
クノ9ターン(フォトレジスト)、  16・・・ソー
ス領域、17・・・ドレイン領域、18・・・CVD酸
化膜、19I +1’*・・・アルミニウム配線。 出願人代理人  弁理士 鈴 江 武 鼻筋1図 (c。 第2図

Claims (3)

    【特許請求の範囲】
  1. (1)半導体基板上に所定の被膜を形成し、この被膜上
    にマスクツヤターンを形成し1反応性イオンエツチング
    法によシ前記被膜を選択エツチングする工程を含む半導
    体装置の製造方法において、前記マスクツヤターン゛を
    形成する前に、前記被膜の表面を酸化し、生成した酸化
    膜を除去する前処理を行うことを特徴とする半導体装置
    の製造方法。
  2. (2)被膜は窒化シリコン膜を六は多結晶シリコン膜で
    ある%杵請求の範囲第1項記載の半導体装置の製造方法
  3. (3)前処理の酸化は酸素プラダiを用いて行うもので
    るる特許請求の範囲第1項記載の半導体装置の製造方法
JP10156681A 1981-06-30 1981-06-30 半導体装置の製造方法 Pending JPS583230A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63224329A (ja) * 1987-03-13 1988-09-19 Fuji Electric Co Ltd 半導体素子の製造方法
JPH02256087A (ja) * 1988-08-29 1990-10-16 Univ Otago 歯科口腔シミュレーション装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63224329A (ja) * 1987-03-13 1988-09-19 Fuji Electric Co Ltd 半導体素子の製造方法
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