JPH0485823A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0485823A JPH0485823A JP20063190A JP20063190A JPH0485823A JP H0485823 A JPH0485823 A JP H0485823A JP 20063190 A JP20063190 A JP 20063190A JP 20063190 A JP20063190 A JP 20063190A JP H0485823 A JPH0485823 A JP H0485823A
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Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の概要］
本発明は、金属配線のパターニングを簡単な工程で加工
精度よく行うことのできる半導体装置の製造方法に関し
、 簡単な工程で加工精度よく金属配線層のパターニングを
行うことかでき、ヒロックの発生を防止して半導体装置
の歩留まりおよび信頼性を高めた半導体装置の製造方法
を提供することを目的とし、 半導体基板上に金属膜を形成する金属膜形成工程と、プ
ラズマＣＶＤ法により該金属膜上にＳｉＯ２膜を製膜す
る第１の製膜工程と、該第１の製膜工程に連続して、プ
ラズマＣＶＤ法により該ＳｉＯ２膜上にアモルファスＳ
ｔ膜を製膜する第２の製膜工程と、該アモルファスＳｉ
膜上にレジストを塗布しパターニングおよびエツチング
を行う工程とを具備するように構成する。
精度よく行うことのできる半導体装置の製造方法に関し
、 簡単な工程で加工精度よく金属配線層のパターニングを
行うことかでき、ヒロックの発生を防止して半導体装置
の歩留まりおよび信頼性を高めた半導体装置の製造方法
を提供することを目的とし、 半導体基板上に金属膜を形成する金属膜形成工程と、プ
ラズマＣＶＤ法により該金属膜上にＳｉＯ２膜を製膜す
る第１の製膜工程と、該第１の製膜工程に連続して、プ
ラズマＣＶＤ法により該ＳｉＯ２膜上にアモルファスＳ
ｔ膜を製膜する第２の製膜工程と、該アモルファスＳｉ
膜上にレジストを塗布しパターニングおよびエツチング
を行う工程とを具備するように構成する。
１産業上の利用分野コ
本発明は、金属配線のパターニングを簡単な工程で加工
精度よく行うことのできる半導体装置の製造方法に関す
る。
精度よく行うことのできる半導体装置の製造方法に関す
る。
Ｊ従来技術］
近年、半導体集積回路の特性および機能は飛躍的に向上
している。その背景に、Ｓｉ基板へのトランジスタ形成
工程の複雑化や、基板上に形成された複数配線の段差か
大きい各層の配線工程の複雑化かある。特に、上層金属
配線層のパターニングにおいてはハレーションなどの間
頚を生じている。
している。その背景に、Ｓｉ基板へのトランジスタ形成
工程の複雑化や、基板上に形成された複数配線の段差か
大きい各層の配線工程の複雑化かある。特に、上層金属
配線層のパターニングにおいてはハレーションなどの間
頚を生じている。
第５図は、従来の金属配線層のパターニングの際の半導
体基板の断面を示す。
体基板の断面を示す。
第５図（Ａ）に示すように、半導体基板上の配線パター
ンを覆うの絶縁膜５１上に配線用の金属Ｍ５２を形成し
、この金属膜５２の上に陽極酸化（ＡＯ）膜５３を電気
化学的に形成する０例えば、金属膜５２としてアルミＡ
ＩＩを用いた場合、このアルミｌｌ１ｊ５２の表面を電
気化学的に処理してアルミナＡＱ ２０３の陽極酸化膜
５３を形成する。
ンを覆うの絶縁膜５１上に配線用の金属Ｍ５２を形成し
、この金属膜５２の上に陽極酸化（ＡＯ）膜５３を電気
化学的に形成する０例えば、金属膜５２としてアルミＡ
ＩＩを用いた場合、このアルミｌｌ１ｊ５２の表面を電
気化学的に処理してアルミナＡＱ ２０３の陽極酸化膜
５３を形成する。
次に第５図（Ｂ）に示すように、陽ｔ！酸化１１５３の
上にポジ型レジスト５４を塗布し、ステッパなどの露光
装置で所定の配線パターンを露光し、現像する。
上にポジ型レジスト５４を塗布し、ステッパなどの露光
装置で所定の配線パターンを露光し、現像する。
次に第５図（Ｃ）に示すように、エツチングにより金属
膜５２を除去し、所定のパターンの金属配線層５５を得
る。
膜５２を除去し、所定のパターンの金属配線層５５を得
る。
さらに第５図（Ｄ）に示すように、金属配線層５５と酸
化［５３の積層の上に眉間絶縁膜としてＰＳＧＩｌｌｊ
５６を形成する。
化［５３の積層の上に眉間絶縁膜としてＰＳＧＩｌｌｊ
５６を形成する。
ここで、第５図（Ｂ）の露光工程において、金属１！１
５２の表面に凹凸があると、金属Ｊｌｌｊ５２表面が凹
面鏡や凸面鏡として作用し、作成しようとするレジスト
パターンを細らせてしまう（ハレーション）ことがある
、ｉな、厚いレジスト層に細いパターンを形成しようと
するとパターン精度が悪くなることかある。
５２の表面に凹凸があると、金属Ｊｌｌｊ５２表面が凹
面鏡や凸面鏡として作用し、作成しようとするレジスト
パターンを細らせてしまう（ハレーション）ことがある
、ｉな、厚いレジスト層に細いパターンを形成しようと
するとパターン精度が悪くなることかある。
段差の大きい金属配線のパターニング方式としては、加
工精度の保証およびハレーションの防止を図るため一３
層レジストなどの多層レジストプロセスを用いている。
工精度の保証およびハレーションの防止を図るため一３
層レジストなどの多層レジストプロセスを用いている。
３発明が解決しようとする課題］
陽′ｌｉｌ酸化［５３の上にレジスト５４を塗布し、露
光・現像する方式によれば、第５図（Ｂ）の金属配線パ
ターン形成時に−レジスト５４のパターンか露光光のハ
レーション５７によって細ることがある。結果的に、第
５図（Ｃ）のように金属配線５８か細る。金属配線５８
の紹りにより、配線の断線が生じる。
光・現像する方式によれば、第５図（Ｂ）の金属配線パ
ターン形成時に−レジスト５４のパターンか露光光のハ
レーション５７によって細ることがある。結果的に、第
５図（Ｃ）のように金属配線５８か細る。金属配線５８
の紹りにより、配線の断線が生じる。
また−第５図（Ｄ）のようにＰＳＧＭ５６の形成時に下
地配線層から突起が上方に延びるヒロック５９が生じ、
眉間配線の短絡を生じることがある。
地配線層から突起が上方に延びるヒロック５９が生じ、
眉間配線の短絡を生じることがある。
メタル配線の細りによる配線の断線およびヒロックによ
る眉間配線の短絡は一半導体装置の歩留座りおよび信頼
性を著しく低下させる。
る眉間配線の短絡は一半導体装置の歩留座りおよび信頼
性を著しく低下させる。
多層レジストプロセスを用いて金属配線のパタニングを
行う方式では、多層レジストの熱処理が多く−かつ数段
にわたるエツチングステップが必要で、工程か複雑にな
る。また、金属配線形成後の熱処理により、しロックか
発生する。さらに、レジストスカム対策としてのオーバ
エッチの問題かある。レジストスカムとは、ドライエツ
チング中にレジストか熱またはＦ（フッ素）などのガス
により変質し、レジスト除去後に除去できなく薄く残っ
たものをいう、トリレベル（３層レジスト）では中間レ
ジスト層としてスピンオングラス（ＳＯＧ＞を使用する
が、ドライエツチング時にＳＯＧとＣＲやＣ（炭素）が
結合し、レジストスカムが発生しやすい。
行う方式では、多層レジストの熱処理が多く−かつ数段
にわたるエツチングステップが必要で、工程か複雑にな
る。また、金属配線形成後の熱処理により、しロックか
発生する。さらに、レジストスカム対策としてのオーバ
エッチの問題かある。レジストスカムとは、ドライエツ
チング中にレジストか熱またはＦ（フッ素）などのガス
により変質し、レジスト除去後に除去できなく薄く残っ
たものをいう、トリレベル（３層レジスト）では中間レ
ジスト層としてスピンオングラス（ＳＯＧ＞を使用する
が、ドライエツチング時にＳＯＧとＣＲやＣ（炭素）が
結合し、レジストスカムが発生しやすい。
以上のように、多層レジストプロセスにおいても工程の
複雑化やヒロックの発生による半導体装置の歩留まりお
よび信頼性の低下がある。
複雑化やヒロックの発生による半導体装置の歩留まりお
よび信頼性の低下がある。
本発明の目的は、簡単な工程で加工精度よく金属配線層
のパターニングを行うことができ、またヒロックの発生
を防止して半導体装置の歩留まりおよび信頼性を高めた
半導体装置の製造方法を提供することである。
のパターニングを行うことができ、またヒロックの発生
を防止して半導体装置の歩留まりおよび信頼性を高めた
半導体装置の製造方法を提供することである。
二課題を解決するための手段］
本発明によれば、半導体基板上に金属膜を形成する金属
膜形成工程と、プラズマＣＶＤ法により該金属膜上にＳ
ｉＯ２膜を製膜する第１の製膜工程と、該第１の製膜工
程に連続して、プラズマＣＶＤ法により該５ｉＯ２１１
上にアモルファスＳｉ膜を製膜する第２の製膜工程と、
該アモルファス５ｉｌｌ上にレジストを塗布しパターニ
ングおよびエツチングを行う工程とを具備したことを特
徴とする半導体装置の製造方法が提供される。
膜形成工程と、プラズマＣＶＤ法により該金属膜上にＳ
ｉＯ２膜を製膜する第１の製膜工程と、該第１の製膜工
程に連続して、プラズマＣＶＤ法により該５ｉＯ２１１
上にアモルファスＳｉ膜を製膜する第２の製膜工程と、
該アモルファス５ｉｌｌ上にレジストを塗布しパターニ
ングおよびエツチングを行う工程とを具備したことを特
徴とする半導体装置の製造方法が提供される。
また、第２の製膜工程を、ＥＣＲプラズマＣｖＤ法によ
り行うことか好ましい。
り行うことか好ましい。
１作 用コ
アモルファスＳｉ膜は光を吸収し、また金属に比較して
反射率か低い、したがって、このアモルファスＳｉ膜に
よってハレーションが防止される。
反射率か低い、したがって、このアモルファスＳｉ膜に
よってハレーションが防止される。
またプラズマＣＶＤ法により製膜されたＳｉＯ２膜は強
度を高くでき、ヒロックが防止できる。
度を高くでき、ヒロックが防止できる。
５ｉＯ２１１をＥＣＲプラズマＣＶＤ法により製膜すれ
ば、より硬いＳｉＯ２膜にできる。そのため、ヒロック
をより完全に抑えられる。
ば、より硬いＳｉＯ２膜にできる。そのため、ヒロック
をより完全に抑えられる。
［実施例］
第１図は、本発明の第１の実施例を示す。
第１図（Ａ）に示すように、半導体基板の絶縁膜１１上
に配線用の金属膜１２を形成する。金属膜１２は、例え
ばＡｊ！、Ｃｕ、Ａｕなどを厚さ１μｍで形成する。
に配線用の金属膜１２を形成する。金属膜１２は、例え
ばＡｊ！、Ｃｕ、Ａｕなどを厚さ１μｍで形成する。
金属膜１２の上に、ＳｉＯ２膜１３膜上３アモルファス
Ｓｉ膜１４を連続的にＣＶＤ法で製膜する。５１０２膜
１３は、通常のプラズマＣＶＤ法（例えば２００〜３０
０℃）を用いて、たとえば厚さ１０００人に製膜する。
Ｓｉ膜１４を連続的にＣＶＤ法で製膜する。５１０２膜
１３は、通常のプラズマＣＶＤ法（例えば２００〜３０
０℃）を用いて、たとえば厚さ１０００人に製膜する。
厚さは所定の強度に応じて変更できる。続いて、プラズ
マＣＶＤ法を用いてアモルファスＳｉ膜１４を連続的に
製膜する。アモルファスＳｉ膜１４の厚さは、たとえば
１００人程度とする。所望の吸収度に応じて厚さを変更
してもよい、５ｉＯ２Ｈ１３およびアモルファスＳｉ膜
１４は連続成長させるため、マルチチャンバーまたは同
一チャンバーを用いる。同一チャンバを用いれば、スル
ーブツトを高くできる。
マＣＶＤ法を用いてアモルファスＳｉ膜１４を連続的に
製膜する。アモルファスＳｉ膜１４の厚さは、たとえば
１００人程度とする。所望の吸収度に応じて厚さを変更
してもよい、５ｉＯ２Ｈ１３およびアモルファスＳｉ膜
１４は連続成長させるため、マルチチャンバーまたは同
一チャンバーを用いる。同一チャンバを用いれば、スル
ーブツトを高くできる。
マルチチャンバを用い、各チャンバを単一物質とすれば
汚染の問題が少なく、クリーニングも容易となる。アモ
ルファスＳｉ膜１４は、原料ガスとしてＳｉ２Ｈ６を用
い、圧力的ＩＴｏ ｒ ｒ、温度的４００℃で成長を行
った。
汚染の問題が少なく、クリーニングも容易となる。アモ
ルファスＳｉ膜１４は、原料ガスとしてＳｉ２Ｈ６を用
い、圧力的ＩＴｏ ｒ ｒ、温度的４００℃で成長を行
った。
次に第１図（Ｂ）に示すように、アモルファスＳ ｉ
１１１１４の上にポジ型レジスト１５を塗布し、ステッ
パなどの露光装置で所定の配線パターンを露光し、現像
する。レジスト１５は一層しシストまたはコントラスト
を向上させることのできるＣＥ Ｌ （Ｃｏｎｔｒａｓ
ｔ Ｅｎｈａｎｃｅｄ Ｌｉｔｈｏｏｒａｐｈｙ ）を
用いる。ＣＥＬは通常レジストの層の上に弱い光を吸収
する作用のあるＯＥＭの層を重ねたものであり、マスク
の縁で回折する躬い光を吸収してコントラストの良いパ
ターンを形成する。また、反射率が低く、吸収性のアモ
ルファスＳｉ膜１４が反射防止膜となり、ハレーション
を防止できる。ハレーションが防止され、レジスト１５
が細ることがない 次に第１図（Ｃ）に示すように、エツチングにより金属
膜１２を選択除去する。金属膜１２のエツチングは、以
下のように行う、まず、塩素系ガスＣｆ１２＋ＢＣｆ１
３を用いた反応性イオンエツチング（ＲＩＥ）により、
アモルファスＳｉ膜１４をエツチング除去する４次に、
ＣＦ４＋ＣＨＦ３を用いた反応性イオンエツチングによ
り、ＳｉＯ２膜１３膜上３チング除去する。その後、配
線用の金属１１１１２のエツチングを行う。
１１１１４の上にポジ型レジスト１５を塗布し、ステッ
パなどの露光装置で所定の配線パターンを露光し、現像
する。レジスト１５は一層しシストまたはコントラスト
を向上させることのできるＣＥ Ｌ （Ｃｏｎｔｒａｓ
ｔ Ｅｎｈａｎｃｅｄ Ｌｉｔｈｏｏｒａｐｈｙ ）を
用いる。ＣＥＬは通常レジストの層の上に弱い光を吸収
する作用のあるＯＥＭの層を重ねたものであり、マスク
の縁で回折する躬い光を吸収してコントラストの良いパ
ターンを形成する。また、反射率が低く、吸収性のアモ
ルファスＳｉ膜１４が反射防止膜となり、ハレーション
を防止できる。ハレーションが防止され、レジスト１５
が細ることがない 次に第１図（Ｃ）に示すように、エツチングにより金属
膜１２を選択除去する。金属膜１２のエツチングは、以
下のように行う、まず、塩素系ガスＣｆ１２＋ＢＣｆ１
３を用いた反応性イオンエツチング（ＲＩＥ）により、
アモルファスＳｉ膜１４をエツチング除去する４次に、
ＣＦ４＋ＣＨＦ３を用いた反応性イオンエツチングによ
り、ＳｉＯ２膜１３膜上３チング除去する。その後、配
線用の金属１１１１２のエツチングを行う。
ａ −Ｓ ｉ Ｉｌｌ ４およびＳｉＯ２膜１３膜上３
ップエッチは、金属配線層の針状残防止のために必要で
ある。
ップエッチは、金属配線層の針状残防止のために必要で
ある。
この後、第１図（Ｄ）に示すように、レジスト１５を０
２プラズマ処理によるアッシングで１ｌｌｌｌｌする。
２プラズマ処理によるアッシングで１ｌｌｌｌｌする。
また、塩素系ガスを用いた反応性イオンエッチングによ
り、金属配線層上のａ−３ｉ膜１４をエツチング除去す
る６次に眉間絶縁膜形成工程へ移行する。金属配線層１
２の上に固い５１０２Ｍ１３が形成されているので、し
ロック成長が防止される。
り、金属配線層上のａ−３ｉ膜１４をエツチング除去す
る６次に眉間絶縁膜形成工程へ移行する。金属配線層１
２の上に固い５１０２Ｍ１３が形成されているので、し
ロック成長が防止される。
第２図は、本発明の第２の実施例を示す。
第２図（Ａ）に示すように、半導体基板の絶縁膜２１上
に配線用の金属膜２２を形成する。
に配線用の金属膜２２を形成する。
また、ＳｉＯ２膜２３およびアモルファスＳｉ膜２４を
連続的にＥＣＲプラズマＣＶＤ法で製膜する。ＥＣＲ（
エレクトロン・サイクロトロン・レゾナンス）プラズマ
ＣＶＤ法は、特に加熱を必要とせず、低温（例えば１５
０℃程度）でより硬度の高いアモルファス５１Ｍ２４を
製膜できる。
連続的にＥＣＲプラズマＣＶＤ法で製膜する。ＥＣＲ（
エレクトロン・サイクロトロン・レゾナンス）プラズマ
ＣＶＤ法は、特に加熱を必要とせず、低温（例えば１５
０℃程度）でより硬度の高いアモルファス５１Ｍ２４を
製膜できる。
５ｌｏ２膜２３およびアモルファスＳｉ膜２４は、連続
的に製膜する。
的に製膜する。
次に第２図（Ｂ）に示すように、アモルファスＳｉ膜２
４の上にポジ型レジスト２５を塗布し、ステッパなどの
露光装置で所定の配線パターンを露光し、現像する。レ
ジスト２５は一層しシストまたはＣＥＬを用いる。この
とき、アモルファスＳｉ膜２４が反射防止膜となり、ハ
レーションを防止できる。ハレーションが防止され、レ
ジスト２５が細ることかない。
４の上にポジ型レジスト２５を塗布し、ステッパなどの
露光装置で所定の配線パターンを露光し、現像する。レ
ジスト２５は一層しシストまたはＣＥＬを用いる。この
とき、アモルファスＳｉ膜２４が反射防止膜となり、ハ
レーションを防止できる。ハレーションが防止され、レ
ジスト２５が細ることかない。
次に第２図（Ｃ）に示すように、エツチングにより金属
膜２２を選択除去する。さらに、レジスト２５とＳ ｉ
Ｍ ２４を選択除去する。
膜２２を選択除去する。さらに、レジスト２５とＳ ｉ
Ｍ ２４を選択除去する。
次に第２図（Ｄ）に示すように、ホスホシリゲートガラ
ス（ＰＳＧ）膜２６を製膜する。ＥＣＲプラズマで形成
した硬い５１０２膜２３によって金属配線層２２の表面
が抑えられているため、ヒロックはほとんど生じない。
ス（ＰＳＧ）膜２６を製膜する。ＥＣＲプラズマで形成
した硬い５１０２膜２３によって金属配線層２２の表面
が抑えられているため、ヒロックはほとんど生じない。
上記の第１の実施例のプラズマＣＶＤ法で製膜されたア
モルファスＳｉ膜により、ヒロックの発生はかなり防止
される。しかし、若干のヒロックの発生が観測される。
モルファスＳｉ膜により、ヒロックの発生はかなり防止
される。しかし、若干のヒロックの発生が観測される。
これに対し、第２の実施例のＥＣＲプラズマＣＶＤ法に
より製膜されたアモルファスＳＩＭは、非常に硬い、し
たがって、ヒロックの発生は、より完全に防止される。
より製膜されたアモルファスＳＩＭは、非常に硬い、し
たがって、ヒロックの発生は、より完全に防止される。
第３図は、同一チャンバー内で上記第１および第２の実
施例の工程を実施する場合のガスの導入およびＣＶＤの
作動開始のタイミングを示すグラフである。
施例の工程を実施する場合のガスの導入およびＣＶＤの
作動開始のタイミングを示すグラフである。
金属膜を形成した半導体基板をチャンバー内に配置した
後、Ｔ１時にＣＶＤを作動開始する。たとえばプラズマ
を立てる、またはＥＣＲ発振を開始する。７２時に、原
料ガスとしてたとえば５ｉＨａ十Ｎ２０ガスを導入する
。なお、５ｉＨａの代りに５ｉ２Ｈｓ等の他のＳＬ原料
を用いてもよい、酸素の原料ガスもＮ２０に限らない、
これにより、ＳｉＯ２膜が形成される６次に、Ｔ３時で
Ｎ２０ガスの導入を停止する。５ｉＨａは引続き導入を
継続する。これにより、アモルファスＳｉ膜が連続的に
形成される。その後、１４時にＳｉＨ４ガスの導入を停
止し、１５時にＣＶＤの作動を停止する。
後、Ｔ１時にＣＶＤを作動開始する。たとえばプラズマ
を立てる、またはＥＣＲ発振を開始する。７２時に、原
料ガスとしてたとえば５ｉＨａ十Ｎ２０ガスを導入する
。なお、５ｉＨａの代りに５ｉ２Ｈｓ等の他のＳＬ原料
を用いてもよい、酸素の原料ガスもＮ２０に限らない、
これにより、ＳｉＯ２膜が形成される６次に、Ｔ３時で
Ｎ２０ガスの導入を停止する。５ｉＨａは引続き導入を
継続する。これにより、アモルファスＳｉ膜が連続的に
形成される。その後、１４時にＳｉＨ４ガスの導入を停
止し、１５時にＣＶＤの作動を停止する。
第３図に示すように同一チャンバー内で成長ガスを切換
えることにより製膜すれば、処理能力は高い。
えることにより製膜すれば、処理能力は高い。
第４図は、マルチチャンバーを用いて連続製膜する装置
の概略構成を示す、キャリア４１に配置された半導体基
板４２（配線用の金属膜か形成されたもの）は、搬送ユ
ニット４３内のハンド４４により取り出される。搬送ユ
ニット４３内のハンド４４は、半導体基板４２をＳｉＯ
２製膜チャンバー４５に配置する。ここでＳｉＯ２膜を
製膜する。
の概略構成を示す、キャリア４１に配置された半導体基
板４２（配線用の金属膜か形成されたもの）は、搬送ユ
ニット４３内のハンド４４により取り出される。搬送ユ
ニット４３内のハンド４４は、半導体基板４２をＳｉＯ
２製膜チャンバー４５に配置する。ここでＳｉＯ２膜を
製膜する。
次に、ハンド４４はＳｉＯ２膜を製膜した基板４２をＳ
ｉＯ２製膜チャンバー４５から取り出す。
ｉＯ２製膜チャンバー４５から取り出す。
そして、アモルファス５ｔ（ａ−３ｉ）製膜チャンバー
４６に配置する。アモルファスＳｉ製膜チャンバー４６
内で、アモルファスＳｉ膜を製膜する。搬送ユニット４
３内は高真空とされているので、ＳｉＯ２膜とアモルフ
ァスＳｉ膜の成長は大気に触れることなく連続的に行わ
れる。
４６に配置する。アモルファスＳｉ製膜チャンバー４６
内で、アモルファスＳｉ膜を製膜する。搬送ユニット４
３内は高真空とされているので、ＳｉＯ２膜とアモルフ
ァスＳｉ膜の成長は大気に触れることなく連続的に行わ
れる。
第４図の装置によれば、チャンバー４５．４６のメンテ
ナンスは別にできる。チャンバー４５゜４６はクリーニ
ング用のガスが異なるので、同一チャンバーとするより
メンテナンスが容易である。
ナンスは別にできる。チャンバー４５゜４６はクリーニ
ング用のガスが異なるので、同一チャンバーとするより
メンテナンスが容易である。
以上実施例に沿って本発明を説明したが、本発明はこれ
らに制限されるものではない０例えば、種々の変更、改
良、組合わせなどが可能なことは当業者に自明であろう
。
らに制限されるものではない０例えば、種々の変更、改
良、組合わせなどが可能なことは当業者に自明であろう
。
Ｅ発明の効果］
以上説明したように、本発明によれば、加工精度を落と
さす、ハレーションを防止しながら、金属配線層のパタ
ーンニングを行うことができる。
さす、ハレーションを防止しながら、金属配線層のパタ
ーンニングを行うことができる。
また、多層レジストなどの複雑な工程を用いず、簡単な
工程で済む、さらに、ヒロックの発生が防止される。特
に、ＥＣＲプラズマＣＶＤ法によりアモルファス５ｉｌ
ｌを製膜するようにすれば、ヒロックの発生は、より完
全に防止される。
工程で済む、さらに、ヒロックの発生が防止される。特
に、ＥＣＲプラズマＣＶＤ法によりアモルファス５ｉｌ
ｌを製膜するようにすれば、ヒロックの発生は、より完
全に防止される。
以上より、半導体装置の歩留まりおよび信頼性を高めた
半導体装置の製造方法が提供される。
半導体装置の製造方法が提供される。
第１図は、本発明の第１の実施例を示す断面図、第２図
は、本発明の第２の実施例を示す断面図、第３図は、同
一チャンバーのガスの導入およびＣＶＤの作動開始のタ
イミングを示すグラフ、第４図は、マルチチャンバーを
用いて連続製膜する装置の概略構成図、 Ｍ５図は、従来の金属配線層のバターニングの際の半導
体基板の断面図である。 図において、 １２．２２ １３．２３ １４．２４ １５．２５ ２６．５６ 金属膜 ＳｉＯ２膜 アモルファスＳｉ膜 陽極酸化（ＡＯ＞膜 レジスト ＰＳＧ！ｌ 半導体基板 搬送ユニット ハンド ５１０２製膜チヤンバー アモルファスＳｉ膜 チャンバー ハレーション しロック 第１図 第３図 第４図
は、本発明の第２の実施例を示す断面図、第３図は、同
一チャンバーのガスの導入およびＣＶＤの作動開始のタ
イミングを示すグラフ、第４図は、マルチチャンバーを
用いて連続製膜する装置の概略構成図、 Ｍ５図は、従来の金属配線層のバターニングの際の半導
体基板の断面図である。 図において、 １２．２２ １３．２３ １４．２４ １５．２５ ２６．５６ 金属膜 ＳｉＯ２膜 アモルファスＳｉ膜 陽極酸化（ＡＯ＞膜 レジスト ＰＳＧ！ｌ 半導体基板 搬送ユニット ハンド ５１０２製膜チヤンバー アモルファスＳｉ膜 チャンバー ハレーション しロック 第１図 第３図 第４図
Claims (2)
- （１）、半導体基板上に金属膜（１２）を形成する金属
膜形成工程と、 プラズマＣＶＤ法により該金属膜（１２）上にＳｉＯ＿
２膜（１３）を製膜する第１の製膜工程と、 該第１の製膜工程に連続して、プラズマＣＶＤ法により
該ＳｉＯ＿２膜（１３）上にアモルファスＳｉ膜（１４
）を製膜する第２の製膜工程と、 該アモルファスＳｉ膜上（１４）にレジスト（１５）を
塗布しパターニングおよびエッチングを行う工程と を具備したことを特徴とする半導体装置の製造方法。 - （２）、前記第２の製膜工程が、ＥＣＲプラズマＣＶＤ
法により行われる請求項１に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20063190A JPH0485823A (ja) | 1990-07-26 | 1990-07-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20063190A JPH0485823A (ja) | 1990-07-26 | 1990-07-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0485823A true JPH0485823A (ja) | 1992-03-18 |
Family
ID=16427595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20063190A Pending JPH0485823A (ja) | 1990-07-26 | 1990-07-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0485823A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5747916A (en) * | 1995-02-28 | 1998-05-05 | Nec Corporation | Packaged piezoelectric transformer unit |
| US5929553A (en) * | 1996-03-26 | 1999-07-27 | Nec Corporation | Piezoelectric transformer |
-
1990
- 1990-07-26 JP JP20063190A patent/JPH0485823A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5747916A (en) * | 1995-02-28 | 1998-05-05 | Nec Corporation | Packaged piezoelectric transformer unit |
| US5929553A (en) * | 1996-03-26 | 1999-07-27 | Nec Corporation | Piezoelectric transformer |
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