JPH0485823A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0485823A
JPH0485823A JP20063190A JP20063190A JPH0485823A JP H0485823 A JPH0485823 A JP H0485823A JP 20063190 A JP20063190 A JP 20063190A JP 20063190 A JP20063190 A JP 20063190A JP H0485823 A JPH0485823 A JP H0485823A
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JP
Japan
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film
amorphous
resist
forming
etching
Prior art date
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JP20063190A
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English (en)
Inventor
Kazuyuki Kurita
栗田 和行
Kosuke Suzuki
浩助 鈴木
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Publication of JPH0485823A publication Critical patent/JPH0485823A/ja
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  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の概要] 本発明は、金属配線のパターニングを簡単な工程で加工
精度よく行うことのできる半導体装置の製造方法に関し
、 簡単な工程で加工精度よく金属配線層のパターニングを
行うことかでき、ヒロックの発生を防止して半導体装置
の歩留まりおよび信頼性を高めた半導体装置の製造方法
を提供することを目的とし、 半導体基板上に金属膜を形成する金属膜形成工程と、プ
ラズマCVD法により該金属膜上にSiO2膜を製膜す
る第1の製膜工程と、該第1の製膜工程に連続して、プ
ラズマCVD法により該SiO2膜上にアモルファスS
t膜を製膜する第2の製膜工程と、該アモルファスSi
膜上にレジストを塗布しパターニングおよびエツチング
を行う工程とを具備するように構成する。
1産業上の利用分野コ 本発明は、金属配線のパターニングを簡単な工程で加工
精度よく行うことのできる半導体装置の製造方法に関す
る。
J従来技術] 近年、半導体集積回路の特性および機能は飛躍的に向上
している。その背景に、Si基板へのトランジスタ形成
工程の複雑化や、基板上に形成された複数配線の段差か
大きい各層の配線工程の複雑化かある。特に、上層金属
配線層のパターニングにおいてはハレーションなどの間
頚を生じている。
第5図は、従来の金属配線層のパターニングの際の半導
体基板の断面を示す。
第5図(A)に示すように、半導体基板上の配線パター
ンを覆うの絶縁膜51上に配線用の金属M52を形成し
、この金属膜52の上に陽極酸化(AO)膜53を電気
化学的に形成する0例えば、金属膜52としてアルミA
IIを用いた場合、このアルミll1j52の表面を電
気化学的に処理してアルミナAQ 203の陽極酸化膜
53を形成する。
次に第5図(B)に示すように、陽t!酸化1153の
上にポジ型レジスト54を塗布し、ステッパなどの露光
装置で所定の配線パターンを露光し、現像する。
次に第5図(C)に示すように、エツチングにより金属
膜52を除去し、所定のパターンの金属配線層55を得
る。
さらに第5図(D)に示すように、金属配線層55と酸
化[53の積層の上に眉間絶縁膜としてPSGIllj
56を形成する。
ここで、第5図(B)の露光工程において、金属1!1
52の表面に凹凸があると、金属Jllj52表面が凹
面鏡や凸面鏡として作用し、作成しようとするレジスト
パターンを細らせてしまう(ハレーション)ことがある
、iな、厚いレジスト層に細いパターンを形成しようと
するとパターン精度が悪くなることかある。
段差の大きい金属配線のパターニング方式としては、加
工精度の保証およびハレーションの防止を図るため一3
層レジストなどの多層レジストプロセスを用いている。
3発明が解決しようとする課題] 陽′lil酸化[53の上にレジスト54を塗布し、露
光・現像する方式によれば、第5図(B)の金属配線パ
ターン形成時に−レジスト54のパターンか露光光のハ
レーション57によって細ることがある。結果的に、第
5図(C)のように金属配線58か細る。金属配線58
の紹りにより、配線の断線が生じる。
また−第5図(D)のようにPSGM56の形成時に下
地配線層から突起が上方に延びるヒロック59が生じ、
眉間配線の短絡を生じることがある。
メタル配線の細りによる配線の断線およびヒロックによ
る眉間配線の短絡は一半導体装置の歩留座りおよび信頼
性を著しく低下させる。
多層レジストプロセスを用いて金属配線のパタニングを
行う方式では、多層レジストの熱処理が多く−かつ数段
にわたるエツチングステップが必要で、工程か複雑にな
る。また、金属配線形成後の熱処理により、しロックか
発生する。さらに、レジストスカム対策としてのオーバ
エッチの問題かある。レジストスカムとは、ドライエツ
チング中にレジストか熱またはF(フッ素)などのガス
により変質し、レジスト除去後に除去できなく薄く残っ
たものをいう、トリレベル(3層レジスト)では中間レ
ジスト層としてスピンオングラス(SOG>を使用する
が、ドライエツチング時にSOGとCRやC(炭素)が
結合し、レジストスカムが発生しやすい。
以上のように、多層レジストプロセスにおいても工程の
複雑化やヒロックの発生による半導体装置の歩留まりお
よび信頼性の低下がある。
本発明の目的は、簡単な工程で加工精度よく金属配線層
のパターニングを行うことができ、またヒロックの発生
を防止して半導体装置の歩留まりおよび信頼性を高めた
半導体装置の製造方法を提供することである。
二課題を解決するための手段] 本発明によれば、半導体基板上に金属膜を形成する金属
膜形成工程と、プラズマCVD法により該金属膜上にS
iO2膜を製膜する第1の製膜工程と、該第1の製膜工
程に連続して、プラズマCVD法により該5iO211
上にアモルファスSi膜を製膜する第2の製膜工程と、
該アモルファス5ill上にレジストを塗布しパターニ
ングおよびエツチングを行う工程とを具備したことを特
徴とする半導体装置の製造方法が提供される。
また、第2の製膜工程を、ECRプラズマCvD法によ
り行うことか好ましい。
1作 用コ アモルファスSi膜は光を吸収し、また金属に比較して
反射率か低い、したがって、このアモルファスSi膜に
よってハレーションが防止される。
またプラズマCVD法により製膜されたSiO2膜は強
度を高くでき、ヒロックが防止できる。
5iO211をECRプラズマCVD法により製膜すれ
ば、より硬いSiO2膜にできる。そのため、ヒロック
をより完全に抑えられる。
[実施例] 第1図は、本発明の第1の実施例を示す。
第1図(A)に示すように、半導体基板の絶縁膜11上
に配線用の金属膜12を形成する。金属膜12は、例え
ばAj!、Cu、Auなどを厚さ1μmで形成する。
金属膜12の上に、SiO2膜13膜上3アモルファス
Si膜14を連続的にCVD法で製膜する。5102膜
13は、通常のプラズマCVD法(例えば200〜30
0℃)を用いて、たとえば厚さ1000人に製膜する。
厚さは所定の強度に応じて変更できる。続いて、プラズ
マCVD法を用いてアモルファスSi膜14を連続的に
製膜する。アモルファスSi膜14の厚さは、たとえば
100人程度とする。所望の吸収度に応じて厚さを変更
してもよい、5iO2H13およびアモルファスSi膜
14は連続成長させるため、マルチチャンバーまたは同
一チャンバーを用いる。同一チャンバを用いれば、スル
ーブツトを高くできる。
マルチチャンバを用い、各チャンバを単一物質とすれば
汚染の問題が少なく、クリーニングも容易となる。アモ
ルファスSi膜14は、原料ガスとしてSi2H6を用
い、圧力的ITo r r、温度的400℃で成長を行
った。
次に第1図(B)に示すように、アモルファスS i 
11114の上にポジ型レジスト15を塗布し、ステッ
パなどの露光装置で所定の配線パターンを露光し、現像
する。レジスト15は一層しシストまたはコントラスト
を向上させることのできるCE L (Contras
t Enhanced Lithooraphy )を
用いる。CELは通常レジストの層の上に弱い光を吸収
する作用のあるOEMの層を重ねたものであり、マスク
の縁で回折する躬い光を吸収してコントラストの良いパ
ターンを形成する。また、反射率が低く、吸収性のアモ
ルファスSi膜14が反射防止膜となり、ハレーション
を防止できる。ハレーションが防止され、レジスト15
が細ることがない 次に第1図(C)に示すように、エツチングにより金属
膜12を選択除去する。金属膜12のエツチングは、以
下のように行う、まず、塩素系ガスCf12+BCf1
3を用いた反応性イオンエツチング(RIE)により、
アモルファスSi膜14をエツチング除去する4次に、
CF4+CHF3を用いた反応性イオンエツチングによ
り、SiO2膜13膜上3チング除去する。その後、配
線用の金属11112のエツチングを行う。
a −S i Ill 4およびSiO2膜13膜上3
ップエッチは、金属配線層の針状残防止のために必要で
ある。
この後、第1図(D)に示すように、レジスト15を0
2プラズマ処理によるアッシングで1lllllする。
また、塩素系ガスを用いた反応性イオンエッチングによ
り、金属配線層上のa−3i膜14をエツチング除去す
る6次に眉間絶縁膜形成工程へ移行する。金属配線層1
2の上に固い5102M13が形成されているので、し
ロック成長が防止される。
第2図は、本発明の第2の実施例を示す。
第2図(A)に示すように、半導体基板の絶縁膜21上
に配線用の金属膜22を形成する。
また、SiO2膜23およびアモルファスSi膜24を
連続的にECRプラズマCVD法で製膜する。ECR(
エレクトロン・サイクロトロン・レゾナンス)プラズマ
CVD法は、特に加熱を必要とせず、低温(例えば15
0℃程度)でより硬度の高いアモルファス51M24を
製膜できる。
5lo2膜23およびアモルファスSi膜24は、連続
的に製膜する。
次に第2図(B)に示すように、アモルファスSi膜2
4の上にポジ型レジスト25を塗布し、ステッパなどの
露光装置で所定の配線パターンを露光し、現像する。レ
ジスト25は一層しシストまたはCELを用いる。この
とき、アモルファスSi膜24が反射防止膜となり、ハ
レーションを防止できる。ハレーションが防止され、レ
ジスト25が細ることかない。
次に第2図(C)に示すように、エツチングにより金属
膜22を選択除去する。さらに、レジスト25とS i
 M 24を選択除去する。
次に第2図(D)に示すように、ホスホシリゲートガラ
ス(PSG)膜26を製膜する。ECRプラズマで形成
した硬い5102膜23によって金属配線層22の表面
が抑えられているため、ヒロックはほとんど生じない。
上記の第1の実施例のプラズマCVD法で製膜されたア
モルファスSi膜により、ヒロックの発生はかなり防止
される。しかし、若干のヒロックの発生が観測される。
これに対し、第2の実施例のECRプラズマCVD法に
より製膜されたアモルファスSIMは、非常に硬い、し
たがって、ヒロックの発生は、より完全に防止される。
第3図は、同一チャンバー内で上記第1および第2の実
施例の工程を実施する場合のガスの導入およびCVDの
作動開始のタイミングを示すグラフである。
金属膜を形成した半導体基板をチャンバー内に配置した
後、T1時にCVDを作動開始する。たとえばプラズマ
を立てる、またはECR発振を開始する。72時に、原
料ガスとしてたとえば5iHa十N20ガスを導入する
。なお、5iHaの代りに5i2Hs等の他のSL原料
を用いてもよい、酸素の原料ガスもN20に限らない、
これにより、SiO2膜が形成される6次に、T3時で
N20ガスの導入を停止する。5iHaは引続き導入を
継続する。これにより、アモルファスSi膜が連続的に
形成される。その後、14時にSiH4ガスの導入を停
止し、15時にCVDの作動を停止する。
第3図に示すように同一チャンバー内で成長ガスを切換
えることにより製膜すれば、処理能力は高い。
第4図は、マルチチャンバーを用いて連続製膜する装置
の概略構成を示す、キャリア41に配置された半導体基
板42(配線用の金属膜か形成されたもの)は、搬送ユ
ニット43内のハンド44により取り出される。搬送ユ
ニット43内のハンド44は、半導体基板42をSiO
2製膜チャンバー45に配置する。ここでSiO2膜を
製膜する。
次に、ハンド44はSiO2膜を製膜した基板42をS
iO2製膜チャンバー45から取り出す。
そして、アモルファス5t(a−3i)製膜チャンバー
46に配置する。アモルファスSi製膜チャンバー46
内で、アモルファスSi膜を製膜する。搬送ユニット4
3内は高真空とされているので、SiO2膜とアモルフ
ァスSi膜の成長は大気に触れることなく連続的に行わ
れる。
第4図の装置によれば、チャンバー45.46のメンテ
ナンスは別にできる。チャンバー45゜46はクリーニ
ング用のガスが異なるので、同一チャンバーとするより
メンテナンスが容易である。
以上実施例に沿って本発明を説明したが、本発明はこれ
らに制限されるものではない0例えば、種々の変更、改
良、組合わせなどが可能なことは当業者に自明であろう
E発明の効果] 以上説明したように、本発明によれば、加工精度を落と
さす、ハレーションを防止しながら、金属配線層のパタ
ーンニングを行うことができる。
また、多層レジストなどの複雑な工程を用いず、簡単な
工程で済む、さらに、ヒロックの発生が防止される。特
に、ECRプラズマCVD法によりアモルファス5il
lを製膜するようにすれば、ヒロックの発生は、より完
全に防止される。
以上より、半導体装置の歩留まりおよび信頼性を高めた
半導体装置の製造方法が提供される。
【図面の簡単な説明】
第1図は、本発明の第1の実施例を示す断面図、第2図
は、本発明の第2の実施例を示す断面図、第3図は、同
一チャンバーのガスの導入およびCVDの作動開始のタ
イミングを示すグラフ、第4図は、マルチチャンバーを
用いて連続製膜する装置の概略構成図、 M5図は、従来の金属配線層のバターニングの際の半導
体基板の断面図である。 図において、 12.22 13.23 14.24 15.25 26.56 金属膜 SiO2膜 アモルファスSi膜 陽極酸化(AO>膜 レジスト PSG!l 半導体基板 搬送ユニット ハンド 5102製膜チヤンバー アモルファスSi膜 チャンバー ハレーション しロック 第1図 第3図 第4図

Claims (2)

    【特許請求の範囲】
  1. (1)、半導体基板上に金属膜(12)を形成する金属
    膜形成工程と、 プラズマCVD法により該金属膜(12)上にSiO_
    2膜(13)を製膜する第1の製膜工程と、 該第1の製膜工程に連続して、プラズマCVD法により
    該SiO_2膜(13)上にアモルファスSi膜(14
    )を製膜する第2の製膜工程と、 該アモルファスSi膜上(14)にレジスト(15)を
    塗布しパターニングおよびエッチングを行う工程と を具備したことを特徴とする半導体装置の製造方法。
  2. (2)、前記第2の製膜工程が、ECRプラズマCVD
    法により行われる請求項1に記載の半導体装置の製造方
    法。
JP20063190A 1990-07-26 1990-07-26 半導体装置の製造方法 Pending JPH0485823A (ja)

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JP20063190A JPH0485823A (ja) 1990-07-26 1990-07-26 半導体装置の製造方法

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5747916A (en) * 1995-02-28 1998-05-05 Nec Corporation Packaged piezoelectric transformer unit
US5929553A (en) * 1996-03-26 1999-07-27 Nec Corporation Piezoelectric transformer

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5747916A (en) * 1995-02-28 1998-05-05 Nec Corporation Packaged piezoelectric transformer unit
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