KR20020083621A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR20020083621A
KR20020083621A KR1020010023053A KR20010023053A KR20020083621A KR 20020083621 A KR20020083621 A KR 20020083621A KR 1020010023053 A KR1020010023053 A KR 1020010023053A KR 20010023053 A KR20010023053 A KR 20010023053A KR 20020083621 A KR20020083621 A KR 20020083621A
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Abstract

본 발명은 웨이퍼의 에지부 및 베벨부의 잔유물을 SOG막을 이용하여 간단하게 제거함으로써 웨이퍼의 에지부분에서의 박막의 리프팅현상을 방지하고 공정을 단순화할 수 있는 반도체 소자의 제조방법에 관한 것이다.
본 발명의 반도체 소자의 제조방법은 소정의 패턴을 구비한 적층막이 형성되고, 그의 에지부 및 베벨부에 잔유물이 존재하는 웨이퍼를 제공하는 단계와; 상기 웨이퍼상에 상기 적층막은 보호되고 상기 잔유물은 노출되도록 SOG막을 형성하는 단계와; 상기 잔유물을 제거하기 위한 습식 세정공정을 진행하는 단계를 포함한다.

Description

반도체 소자의 제조방법{Method for Fabricaing Semiconductor Device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 구체적으로는 웨이퍼의 에지 및 베벨부에 남아있는 잔유물을 SOG막을 이용하여 간단하게 제거할 수 있는 방법에 관한 것이다.
반도체 소자를 웨이퍼상에 제조할 때, 웨이퍼상에 여러 막질이 형성된다. 웨이퍼상에 형성되는 여러 막질중 일부는 웨이퍼의 에지부나 베벨부까지 덮이게 된다.
반도체 소자의 비트라인으로 금속 비트라인을 사용하는 경우에는, 마스크 질화막으로서 고온에서 증착되는 질화막을 사용할 수 없기 때문에 상대적으로 낮은 온도에서 증착되는 질화막을 사용해야 한다. 그러나, 저온에서 증착된 질화막은 열적으로 불안정하기 때문에, 도 2에서와 같이 웨이퍼의 베벨부에 남아있게 되고, 웨이퍼의 베벨부에 남아있는 질화막은 후속 열처리공정에서 리프팅되는 현상이 발생한다.
또한, 스토리지 폴리, 배리어메탈 또는 텅스텐(W)등을 CMP(Chemical Mechanical Polishing)한 후에는 웨이퍼의 에지부 및 베벨부에 잔유물(residue)이 남아있게 된다.
웨이퍼의 에지 및 베벨부에 잔유물이 남아있는 상태에서 후속공정을 진행하게 되면 스트레스가 증가함에 따라 상기 잔유물이 떨어져 나와 디펙트 소오스로 작용해 블록페일(block fail)을 유발할 수 있다.
이러한 문제점을 해결하기 위하여 종래에는 고밀도 플라즈마 산화막을 증착한 후 사진식각공정을 거쳐 웨이퍼의 에지부 및 베벨부에 남아있는 잔유물을 제거하고 다시 고밀도 플라즈마 산화막을 제거하는 방법을 사용하였다.
도 1a 내지 도 1d는 종래의 웨이퍼의 에지부 및 베벨부에 남아있는 불필요한 잔유물을 HDP산화막을 이용하여 제거하는 방법을 설명하는 공정 단면도를 도시한 것이다.
도 1a를 참조하면, 웨이퍼(10)상에 소정의 패턴을 갖는 적층막(20)이 형성되어 있다. 상기 패턴을 갖는 적층막(20)은 웨이퍼상에 형성되는 소자 형성용 막으로 하나이상의 막으로 이루어진다. 이때 웨이퍼(10)의 에지부 및 베벨부에는 상기 적층막(20)을 이루는 막들의 잔유물(50)이 잔존한다.
이어서, 상기 웨이퍼(10)상에 HDP(high density plasma) 산화막(30)을 형성하고, 그위에 상기 HDP 산화막(30)을 패터닝하기 위한 감광막을 코팅한다. 다음, 통상적인 사진식각공정을 통해 상기 감광막을 패터닝하여 HDP 산화막(30)중 웨이퍼(10)의 에지부에 형성된 부분이 노출되도록 감광막 패턴(40)을 형성한다.
상기 감광막 패턴(40)을 마스크로 하여 그 하부의 노출된 HDP 산화막(30)을 습식식각하여 웨이퍼(10)의 에지부 및 베벨부를 노출시킨다. 따라서, 웨이퍼의 에지 및 베벨부에 남아있는 잔유물(50)이 노출되게 된다.
도 1b와 같이 애싱 및 스트립공정을 통해 상기 감광막 패턴(40)을 제거한 후, 도 1c와 같이 상기 웨이퍼의 에지부 및 베벨부에 남아있던 잔유물(50)을 제거하기 위한 세정공정을 실시한다.
따라서, 웨이퍼(10)의 에지부 및 베벨부에 남아있던 불필요한 잔유물(50)을제거하여 웨이퍼(10)의 에지부 및 베벨부를 노출시켜준다.
도 1d와 같이 상기 웨이퍼의 에지부 및 베벨부에 남아있던 잔유물(50)을 제거하기 위한 마스크로 사용된 HDP 산화막(30)을 제거하여 주면, 웨이퍼(10)상에는 소자형성을 위하여 필요한 적층막(20)만 존재하게 되고, 웨이퍼의 에지부분 및 베벨부에 존재하는 불필요한 잔유물은 제거된다.
그러나, 상기한 종래의 웨이퍼의 에지부 및 베벨부에 존재하는 불필요한 잔유물을 제거하는 방법은 다음과 같은 문제점이 있다.
종래에는 상기 웨이퍼의 에지부 및 베벨부의 잔유물을 제거하기 위한 세정공정에서 소자가 형성된 적층막을 보호하기 위한 보호막으로 HDP 산화막을 사용하는데, 이때 상기 웨이퍼의 에지부 및 베벨부의 잔유물만이 노출되고 상기 적층막은 보호되도록 상기 HDP 산화막을 패터닝하여야 한다.
상기 HDP 산화막을 패터닝하기 위해서는 상기에서 설명한 바와같이 HDP 산화막상에 감광막을 코팅하고, 노광 및 현상의 사진식각공정을 통해 원하는 감광막을 패터닝하여야 하며, 또한 상기 감광막 패턴을 마스크로 하여 상기 HDP 산화막을 패터닝한 다음에는 상기 감광막의 패턴을 애싱 및 스트립공정을 통해 제거하여야만 하였다.
따라서, 상기한 바와같이 감광막 코팅, 노광 및 현상, 애싱 및 스트립등의 복잡한 공정을 수행하여 보호막을 형성한 다음 세정공정을 통해 남아있는 잔유물을 제거해야 하므로, 공정이 복잡할 뿐만 아니라 이에 따라 스루풋(through put)이 좋지 않은 문제점이 있었다.
본 발명의 목적은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 간단한 공정으로 웨이퍼의 에지부 및 베벨부에 남아있는 잔유물을 제거할 수 있는 반도체 소자의 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 웨이퍼의 에지부 및 베벨부에 남아있는 잔유물을 SOG막을 이용하여 제거함으로써 공정을 단순화하고 스루풋을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 또 다른 목적은 웨이퍼의 에지부 및 베벨부에 남아있는 잔유물을 제거하여 리프팅현상의 발생을 방지하고, 이에 따라 블록페일의 발생을 방지할 수 있는 반도체 소자의 제조방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1d 는 종래의 웨이퍼의 에지 및 베벨부의 잔유물을 제거하는 방법을 설명하기 위한 공정단면도,
도 2는 종래의 반도체 소자에 있어서, 웨이퍼의 베벨부에 제거되지 않고 남아있는 질화막을 보여주는 사진,
도 3은 본 발명의 실시예에 따른 SOG막을 이용하여 웨이퍼의 에지 및 베벨부의 잔유물을 제거하는 방법을 설명하기 위한 공정순서도,
도 4a 내지 도 4d는 본 발명의 실시예에 따른 SOG막을 이용하여 웨이퍼의 에지 및 베벨부의 잔유물을 제거하는 방법을 설명하기 위한 공정단면도,
도 5는 본 발명의 웨이퍼의 에지 및 베벨부에서의 잔유물이 제거된 것을 보여주는 사진,
*도면의 주요부분에 대한 부호의 설명*
100 : 웨이퍼 110 : 적층막
120 : SOG막
130 : 에지 및 베벨부에 남아있는 잔유물
이와 같은 목적을 달성하기 위한 본 발명은 소정의 패턴을 구비한 적층막이 형성되고, 그의 에지부 및 베벨부에 잔유물이 존재하는 웨이퍼를 제공하는 단계와; 상기 웨이퍼상에 상기 적층막은 보호되고 상기 잔유물은 노출되도록 SOG막을 형성하는 단계와; 상기 잔유물을 제거하기 위한 습식 세정공정을 진행하는 단계를 포함하는 반도체 소자의 제조방법을 제공하는 것을 특징으로 한다.
상기 SOG막은 polysiloxane 또는 polysilazane 의 케미칼을 솔류션으로 하여 스핀코팅, 롤링코팅 또는 스프레이 코팅법중 하나를 이용하여 코팅하여 상기 패턴을 구비한 적층막은 보호하고 상기 웨이퍼의 에지부 및 베벨부의 잔유물은 노출되도록 50-450℃의 온도범위에서 베이크되어 형성되는 것을 특징으로 한다.
상기 SOG막을 형성한 다음 400-900℃의 온도, O2, H2, N2, H2O 중 하나이상의 개스분위기에서 10-120분 동안 어닐링하는 단계를 더 포함하며, 상기 SOG막을 어닐링하기전에 상기 어닐링온도보다 낮은 온도에서 웨이퍼를 로딩하는 단계를 더 포함할 수도 있다.
본 발명의 실시예에서는, 상기 SOG막은 상기 반도체 소자의 층간 절연막으로 사용되거나 또는 습식세정공정후 제거될 수도 있다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예를 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 3는 본 발명의 실시예에 따른 웨이퍼의 에지부 및 베벨부에 남아있는 잔유물을 제거하기 위한 공정의 순서도를 도시한 것이다.
본 발명의 실시예에 따른 웨이퍼의 에지부 및 베벨부에 남아있는 잔유물을 제거하는 방법은 4단계의 공정을 거치는데, 제1단계는 에지부 및 베벨부의 잔유물을 제거하기 위한 세정공정시 상기 적층막을 보호하기 위한 보호막을 형성하는 공정이다.
즉, 제1단계는 적층막이 형성되고 에지 및 베벨부에 상기 적층막의 잔유물이 남아있는 웨이퍼상에 보호막으로서 SOG막을 코팅하고 베이킹하는 단계이다. 제1단계의 공정이 수행되면, 웨이퍼상에 형성된 적층막은 SOG막에 의해 보호되고 상기 에지부 및 베벨부에 남아있는 잔유물은 노출되어진다.
제2단계는 상기 웨이퍼상에 형성된 SOG막을 어닐링하기 위한 공정이다. 이때, SOG막의 어닐링공정은 400-900℃의 온도에서 수행한다.
제3단계는 상기 잔유물을 제거하기 위한 습식세정공정을 수행한다. 상기 습식세정공정에 의해 상기 웨이퍼의 에지부 및 베벨부에 남아있는 불필요한 잔유물은 제거되는데, 이때 웨이퍼상에 형성된 적층막은 SOG막에 의해 보호된다.
제4단계는 습식세정공정시 보호막으로 사용된 상기 SOG막을 제거하기 위한 스트립공정이다. 상기 스트립공정에 의해 웨이퍼상에는 소정의 패턴을 구비한 적층막만이 남아있게 된다.
본 발명의 실시예에 따른 웨이퍼의 에지부 및 베벨부의 잔유물을 제거하는 방법은 상기 설명한 바와같이 4단계의 공정을 거치지만, 습식세정시 보호막으로 사사용되는 상기 SOG막을 층간 절연막으로 사용하는 경우에는 제4단계의 SOG막 스트립공정이 수행되지 않으므로 3단계의 공정을 거치게 된다.
상기한 바와같은 본 발명의 웨이퍼의 에지 및 베벨부에 남아있는 불필요한 잔유물을 제거하는 방법은 도 4a 내지 도 4d의 공정 단면도를 참조하여 보다 상세히 설명한다.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서, 웨이퍼의 에지부 및 베벨부의 잔유물을 제거하는 방법을 설명하기 위한 공정단면도를 도시한 것이다.
도 4a를 참조하면, 웨이퍼(100)상에 소정의 패턴을 갖는 적층막(110)이 형성되어 있다. 상기 패턴을 갖는 적층막(110)은 웨이퍼상에 형성되는 소자 형성용 하나이상의 막으로 이루어진다. 이때 웨이퍼의 에지부분과 베벨부위에는 상기적층막(110)을 이루는 막들의 잔유물(130)이 잔존한다.
이어서, 상기 웨이퍼(100)상에 후속의 습식세정시 보호막으로 사용되는 SOG막(120)을 스핀코팅, 롤링코팅 또는 스프레이코팅법등을 이용하여 형성한다. 이때, 상기 SOG막(120)은 상기 웨이퍼(100)상에 형성된 상기 적층막(110)은 보호되고, 상기 웨이퍼의 에지부 및 베벨부의 불필요한 잔유물(130)은 노출되도록 형성되어진다.
상기 SOG막(120)은 코팅직후에는 습식식각율이 매우 크므로, 코팅단계에서 적절한 솔벤트를 이용하여 웨이퍼의 에지부 및 베벨부에 코팅된 부분을 습식식각하여 제거한다.
상기 SOG막(120)을 코팅한 후 베이킹한다. 상기 SOG막(120)의 베이킹은 50 내지 450℃의 온도범위에서 다단계로 수행된다.
상기 SOG막(120)을 식각하기 위하여 사용된 솔벤트는 상기 SOG막의 베이킹시 및 후속의 어닐링 공정에서 제거된다.
상기한 바와같은 본 발명의 실시예에 따르면, 후속의 습식세정시 웨이퍼상에 형성된 패턴을 구비한 적층막(110)을 보호하기 위한 보호막으로 SOG막(120)을 형성하여 줌으로써, 종래에서와 같은 감광막의 코팅 및 사진식각공정 그리고 감광막의 애싱 및 스트립공정등의 복잡한 공정이 배제되므로, 공정을 단순화할 수 있다.
본 발명의 실시예에서 보호막으로 사용되는 SOG막(120)은 polysiloxane, polysilazane 등의 케미칼(chemical)을 솔류션(solution)으로 코팅하고 베이킹한 산화막이다.
도 4b와 같이 상기 SOG막(120)을 어닐링한다. 상기 어닐링공정은 400 내지 900℃의 온도에서 O2, H2, N2, H2O중 하나이상의 개스분위기에서 10-120분동안 진행한다. SOG막(120)의 어닐링공정시 상기 SOG막(120)의 코팅시 사용된 솔벤트가 제거된다.
상기 어닐링공정을 수행하기 전에 상기 어닐링공정시의 온도보다 낮은 온도범위에서 웨이퍼를 로딩(loading)하는 공정이 추가될 수도 있다.
도 4c와 같이 어닐링공정을 수행한 후, 습식세정공정을 수행하여 상기 웨이퍼의 에지부 및 베벨부에 남아있던 불필요한 잔유물(130)을 제거한다. 따라서, 웨이퍼(100)의 에지부 및 베벨부에 남아있던 잔유물(130)은 제거되고, 상기 웨이퍼(100)상에 형성된 소정의 패턴을 구비한 적층막(110)은 상기 SOG막(120)에 의해 보호되어 제거되지 않는다.
도 4d와 같이 상기 웨이퍼의 에지부 및 베벨부에 남아있던 잔유물(130)을 제거하기 위한 마스크로 사용된 SOG 막(120)을 제거하여 주면, 웨이퍼(100)상에는 소자형성을 위하여 필요한 적층막(110)만 존재하게 되고, 웨이퍼의 에지부분 및 베벨부에 존재하는 불필요한 잔유물은 제거된다.
따라서, SOG막(120)을 이용하여 웨이퍼(100)상의 패턴이 형성된 적층막(110)은 보호하고 에지부 및 베벨부만을 노출시켜 습식세정을 통해 불필요한 잔유물(130)을 제거하여 줌으로써 박막의 리프팅현상의 발생을 방지하고, 후속공정의 진행시 잔유물의 막질이 떨어져 디텍트 소오스로 작용하는 것을 방지한다.
또한, 보호막으로 SOG막을 사용하므로써, 복잡한 감광막 패턴형성 및 제거공정이 배제되므로 공정이 단순화된다.
상기한 바와같은 SOG막을 이용한 잔유물 제거방법은 산화막과 습식식각율의 차이가 있는 질화막, 폴리실리콘막 또는 메탈등이 에지부분에 남아있을 경우 제거하는데 적용가능하다.
본 발명의 실시예에서는 상기 보호막으로 사용된 SOG막(120)을 불필요한 잔유물(130)을 습식세정한 후에 제거하였으나, 제거하지 않고 SOG막(120)을 후속공정의 층간 절연막으로 사용할 수도 있다.
상기한 바와같은 본 발명의 웨이퍼의 에지부 및 베벨부에 남아있는 잔유물을 SOG막을 이용하여 제거하여 줌으로써 종래와 같은 감광막의 패턴공정 및 제거공정이 배제되어 단순화하고 이에 따라 스루풋을 향상시킬 수 있는 이점이 있다.
또한, 웨이퍼의 베벨부 및 에지부에 남아있는 잔유물이 제거되어 박막의 리프팅현상을 방지할 수 있을 뿐만 아니라 후속공정시 리프팅된 막질에 의한 디텍트도 방지할 수 있는 이점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (17)

  1. 소정의 패턴을 구비한 적층막이 형성되고, 그의 에지부 및 베벨부에 잔유물이 존재하는 웨이퍼를 제공하는 단계와;
    상기 웨이퍼상에 상기 적층막은 보호되고 상기 잔유물은 노출되도록 SOG막을 형성하는 단계와;
    상기 잔유물을 제거하기 위한 습식 세정공정을 진행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 SOG막은 polysiloxane 또는 polysilazane 의 케미칼을 솔류션으로 하여 코팅한 다음 베이크하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 SOG막은 스핀코팅, 롤링코팅 또는 스프레이 코팅법중 하나를 이용하여 코팅하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 2 항에 있어서, 상기 SOG막은 코팅한 후 베이크하기전에 솔벤트에 의해 습식식각하는 단계를 더 포함하여 상기 패턴을 구비한 적층막은 보호하고 상기 웨이퍼의 에지부 및 베벨부의 잔유물은 노출되도록 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서, 상기 SOG막은 50-450℃의 온도범위에서 베이크되는 것을 특징으로 하는 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서, 상기 SOG막을 형성한 다음 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서, 상기 어닐링은 400-900℃의 온도, O2, H2, N2,H2O 중 하나이상의 개스분위기에서 10-120분 동안 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서, 상기 SOG막을 어닐링하기전에 상기 어닐링온도보다 낮은 온도에서 웨이퍼를 로딩하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서, 상기 SOG막은 상기 반도체 소자의 층간 절연막으로 사용되는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 소정의 패턴을 구비한 적층막이 형성되고, 그의 에지부 및 베벨부에 잔유물이 존재하는 웨이퍼를 제공하는 단계와;
    상기 웨이퍼상에 상기 적층막은 보호되고 상기 잔유물은 노출되도록 SOG막을 형성하는 단계와;
    상기 잔유물을 제거하기위한 습식세정공정을 진행하는 단계와;
    상기 SOG막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서, 상기 SOG막은 polysiloxane 또는 polysilazane 의 케미칼을 솔류션으로 하여 코팅한 다음 베이크하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 11 항에 있어서, 상기 SOG막은 스핀코팅, 롤링코팅 또는 스프레이 코팅법중 하나를 이용하여 코팅하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 12 항에 있어서, 상기 SOG막은 코팅한 후 베이크하기 전에 솔벤트에 의해 습식식각하는 단계를 더 포함하여 상기 패턴을 구비한 막은 보호하고 상기 웨이퍼의 에지부 및 베벨부의 잔유물은 노출되도록 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 13 항에 있어서, 상기 SOG막은 50-450℃의 온도범위에서 베이크되는 것을특징으로 하는 특징으로 하는 반도체 소자의 제조방법.
  15. 제 10 항에 있어서, 상기 SOG막을 형성한 다음 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 15 항에 있어서, 상기 어닐링은 400-900℃의 온도, O2, H2, N2, H2O 중 하나이상의 개스분위기에서 10-120분 동안 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 16 항에 있어서, 상기 SOG막을 어닐링하기전에 상기 어닐링온도보다 낮은 온도에서 웨이퍼를 로딩하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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