JPH05275373A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPH05275373A JPH05275373A JP6726592A JP6726592A JPH05275373A JP H05275373 A JPH05275373 A JP H05275373A JP 6726592 A JP6726592 A JP 6726592A JP 6726592 A JP6726592 A JP 6726592A JP H05275373 A JPH05275373 A JP H05275373A
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- Japan
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- electrode
- plating
- opening
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Abstract
(57)【要約】
【目的】 メッキ用電極のステップ断線を防止すること
により、メッキ電極を安定して形成すること。 【構成】 オーミック電極（１２）の上にシリコン窒化
膜から成る第１の絶縁膜（１３）とポリイミドから成る
第２の絶縁膜（１５）を形成する。レジストパターンに
より第２の絶縁膜（１５）と第１の絶縁膜（１３）を順
次開口し、その後で第２の絶縁膜（１５）の追加エッチ
を行うことによりなだらかな側壁を形成する。全面にメ
ッキ用電極（１９）を形成し、電解メッキ法により上層
電極（２１）を形成する。
により、メッキ電極を安定して形成すること。 【構成】 オーミック電極（１２）の上にシリコン窒化
膜から成る第１の絶縁膜（１３）とポリイミドから成る
第２の絶縁膜（１５）を形成する。レジストパターンに
より第２の絶縁膜（１５）と第１の絶縁膜（１３）を順
次開口し、その後で第２の絶縁膜（１５）の追加エッチ
を行うことによりなだらかな側壁を形成する。全面にメ
ッキ用電極（１９）を形成し、電解メッキ法により上層
電極（２１）を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体装置に係
り、特に電解メッキによる電極形成時の不良発生を防止
できる化合物半導体装置の製造方法に関する。
り、特に電解メッキによる電極形成時の不良発生を防止
できる化合物半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＧａＡｓ等の化合物半導体は、シリコン
に比べ電子移動度が数倍高いため、ＧａＡｓを能動層と
する種々の電界効果トランジスタが高速および高周波ト
ランジスタとして使用されている。代表的なものとし
て、ＧａＡｓ ＭＥＳＦＥＴ（ショットキゲート電界効
果形トランジスタ）等がある。係るＧａＡｓ ＭＥＳＦ
ＥＴにおいては、ゲート長を短くすることが直接高速性
及び高周波特性に影響するので、サブミクロンオーダー
のゲート長を得るために種々の技術が開発されている。
に比べ電子移動度が数倍高いため、ＧａＡｓを能動層と
する種々の電界効果トランジスタが高速および高周波ト
ランジスタとして使用されている。代表的なものとし
て、ＧａＡｓ ＭＥＳＦＥＴ（ショットキゲート電界効
果形トランジスタ）等がある。係るＧａＡｓ ＭＥＳＦ
ＥＴにおいては、ゲート長を短くすることが直接高速性
及び高周波特性に影響するので、サブミクロンオーダー
のゲート長を得るために種々の技術が開発されている。
【０００３】図８は、従来の高出力ＧａＡｓ ＭＥＳＦ
ＥＴのパターン図の一部である。符号１は、ドレイン電
極であり、符号２は、ソース電極であり、符号３は、ソ
ース電極とドレイン電極間の電流を制御するショットキ
コンタクトのＴｉ／Ａｌゲート電極である。ソース電極
２、およびドレイン電極１は、まず高濃度Ｎ型ＧａＡｓ
層にオーミックコンタクトするためのＡｕ／Ｇｅ／Ｎｉ
等からなるオーミック電極層が形成され、その上にＴｉ
／Ｐｔ／Ａｕ、さらにその上の電解メッキによるＡｕ、
等のように上層電極層が積層された積層構造となる。高
出力ＦＥＴにおいては、図示するように能動領域におい
て、多数のストライプ状のソース／ドレイン電極が交互
に櫛歯状に配列されており、いわば、多数のＦＥＴが並
列に接続された状態となっている。
ＥＴのパターン図の一部である。符号１は、ドレイン電
極であり、符号２は、ソース電極であり、符号３は、ソ
ース電極とドレイン電極間の電流を制御するショットキ
コンタクトのＴｉ／Ａｌゲート電極である。ソース電極
２、およびドレイン電極１は、まず高濃度Ｎ型ＧａＡｓ
層にオーミックコンタクトするためのＡｕ／Ｇｅ／Ｎｉ
等からなるオーミック電極層が形成され、その上にＴｉ
／Ｐｔ／Ａｕ、さらにその上の電解メッキによるＡｕ、
等のように上層電極層が積層された積層構造となる。高
出力ＦＥＴにおいては、図示するように能動領域におい
て、多数のストライプ状のソース／ドレイン電極が交互
に櫛歯状に配列されており、いわば、多数のＦＥＴが並
列に接続された状態となっている。
【０００４】斯るＧａＡｓ ＭＥＳＦＥＴにおいては、
ゲート電極（３）と前記オーミック電極とが直接ＧａＡ
ｓ表面に接触しており、両者が交差してしまうことか
ら、前記オーミック電極を島状に点在させ、点在したオ
ーミック電極を層間絶縁した上層電極で電気接続する手
法が採られている。また、光露光技術によりサブミクロ
ンオーダのゲート長を得る手法として、特願平０２−２
０２０２４号に開示したようにシリコン窒化膜と斜め蒸
着を利用した製造方法がある。これら両者を採用する
と、前記オーミックコンタクト上には前記シリコン窒化
膜と層間絶縁用の絶縁膜とが被覆し、この２層膜を開口
して上層電極を形成するプロセスとなる。
ゲート電極（３）と前記オーミック電極とが直接ＧａＡ
ｓ表面に接触しており、両者が交差してしまうことか
ら、前記オーミック電極を島状に点在させ、点在したオ
ーミック電極を層間絶縁した上層電極で電気接続する手
法が採られている。また、光露光技術によりサブミクロ
ンオーダのゲート長を得る手法として、特願平０２−２
０２０２４号に開示したようにシリコン窒化膜と斜め蒸
着を利用した製造方法がある。これら両者を採用する
と、前記オーミックコンタクト上には前記シリコン窒化
膜と層間絶縁用の絶縁膜とが被覆し、この２層膜を開口
して上層電極を形成するプロセスとなる。
【０００５】このプロセスを図９と図１０を用いて説明
する。先ず図９を参照して、ＧａＡｓ基板（４）表面に
オーミック電極（５）が形成され、その上をシリコン窒
化膜から成る第１の絶縁膜（６）と層間絶縁用の第２の
絶縁膜（７）とが被覆する。この上にレジストパターン
（８）を形成し、ウェットエッチャントで第２の絶縁膜
（７）を開口し、続いて異方性ドライエッチングで第１
の絶縁膜（６）を開口する。次に図１０を参照して、全
面にメッキ用電極（９）を形成し、レジストパターンを
形成した後電解メッキ手法によりオーミック電極（５）
の上部に選択的に上層電極を付着するものである。
する。先ず図９を参照して、ＧａＡｓ基板（４）表面に
オーミック電極（５）が形成され、その上をシリコン窒
化膜から成る第１の絶縁膜（６）と層間絶縁用の第２の
絶縁膜（７）とが被覆する。この上にレジストパターン
（８）を形成し、ウェットエッチャントで第２の絶縁膜
（７）を開口し、続いて異方性ドライエッチングで第１
の絶縁膜（６）を開口する。次に図１０を参照して、全
面にメッキ用電極（９）を形成し、レジストパターンを
形成した後電解メッキ手法によりオーミック電極（５）
の上部に選択的に上層電極を付着するものである。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
プロセスにおいては、第１の絶縁膜（６）の膜厚のばら
つきを吸収するため、そのエッチングは多少オーバーエ
ッチになるような条件で行う必要がある。すると、第２
の絶縁膜（７）として簡便性に優れたポリイミド系絶縁
膜等を利用すると、シリコン窒化膜との選択性に極めて
優れるため、第１の絶縁膜（６）の開口が第２の絶縁膜
（７）の開口より少し拡大され、第２の絶縁膜（７）が
オーバーハング形状になってしまう。すると、メッキ用
電極（９）が前記オーバーハングでステップ断線を生じ
易く、ウェハー内でステップ断線を生じたものと生じな
いものとが散在することになる。電解メッキ工程におい
ては、付着させるべき金属の量に応じた電流を流しなが
らメッキを行うので、部分的にステップ断線を生じてい
ると電流がステップ断線していない部分に集中してこの
部分に過大に金属が付着することになる。断線した部分
には金属が全く付着しないから、前記過大に付着した部
分を含めて、結局ウェハー内全てのチップが不良になっ
てしまうという欠点があった。
プロセスにおいては、第１の絶縁膜（６）の膜厚のばら
つきを吸収するため、そのエッチングは多少オーバーエ
ッチになるような条件で行う必要がある。すると、第２
の絶縁膜（７）として簡便性に優れたポリイミド系絶縁
膜等を利用すると、シリコン窒化膜との選択性に極めて
優れるため、第１の絶縁膜（６）の開口が第２の絶縁膜
（７）の開口より少し拡大され、第２の絶縁膜（７）が
オーバーハング形状になってしまう。すると、メッキ用
電極（９）が前記オーバーハングでステップ断線を生じ
易く、ウェハー内でステップ断線を生じたものと生じな
いものとが散在することになる。電解メッキ工程におい
ては、付着させるべき金属の量に応じた電流を流しなが
らメッキを行うので、部分的にステップ断線を生じてい
ると電流がステップ断線していない部分に集中してこの
部分に過大に金属が付着することになる。断線した部分
には金属が全く付着しないから、前記過大に付着した部
分を含めて、結局ウェハー内全てのチップが不良になっ
てしまうという欠点があった。
【０００７】
【課題を解決するための手段】本発明は上述した欠点に
鑑み成されたもので、レジストパターンにより第２の絶
縁膜（１５）と第１の絶縁膜（１３）を開口した後、再
度第２の絶縁膜（１５）を追加エッチして第１の絶縁膜
（１３）の開口より拡大する工程を具備することによ
り、メッキ用電極のステップ断線による全チップ不良の
発生を防止できる化合物半導体装置の製造方法を提供す
るものである。
鑑み成されたもので、レジストパターンにより第２の絶
縁膜（１５）と第１の絶縁膜（１３）を開口した後、再
度第２の絶縁膜（１５）を追加エッチして第１の絶縁膜
（１３）の開口より拡大する工程を具備することによ
り、メッキ用電極のステップ断線による全チップ不良の
発生を防止できる化合物半導体装置の製造方法を提供す
るものである。
【０００８】
【作用】本発明によれば、第２の絶縁膜（１５）の追加
エッチによりその開口を第１の絶縁膜（１３）より拡大
するので、第２の絶縁膜（１５）のオーバーハングが消
滅し、側壁をなだらかな段付きのテーパ形状に形成でき
る。
エッチによりその開口を第１の絶縁膜（１３）より拡大
するので、第２の絶縁膜（１５）のオーバーハングが消
滅し、側壁をなだらかな段付きのテーパ形状に形成でき
る。
【０００９】
【実施例】以下に本発明の製造方法を図１〜図７を用い
て詳細に説明する。図１を参照して、先ずＧａＡｓ基板
（１１）表面に形成したＮ+型層の上に２０００〜３０
００ÅのＡｕＧｅ／Ｎｉ／Ａｕから成るソース・ドレイ
ン用のオーミック電極（１２）を形成し、熱処理によっ
てＧａＡｓ層にオーミックコンタクトさせる。次いで全
面に５０００Å程度のシリコン窒化膜（ＳｉｘＮｙ）を
ＣＶＤ堆積して第１絶縁膜（１３）を形成し、斜め蒸着
を利用して第１の絶縁膜（１３）の開口とＧａＡｓ基板
（１１）のリセスエッチ、およびゲート電極（１４）の
形成を行う。その後全面にＰＩＸ（日立化成）等のポリ
イミド系絶縁膜をスピンオン塗布、ベーキングして１〜
２μ厚の第２の絶縁膜（１５）を形成し、その上に通常
のホトリソ工程によってオーミック電極（１２）上に開
口を有するレジストパターン（１６）を形成する。
て詳細に説明する。図１を参照して、先ずＧａＡｓ基板
（１１）表面に形成したＮ+型層の上に２０００〜３０
００ÅのＡｕＧｅ／Ｎｉ／Ａｕから成るソース・ドレイ
ン用のオーミック電極（１２）を形成し、熱処理によっ
てＧａＡｓ層にオーミックコンタクトさせる。次いで全
面に５０００Å程度のシリコン窒化膜（ＳｉｘＮｙ）を
ＣＶＤ堆積して第１絶縁膜（１３）を形成し、斜め蒸着
を利用して第１の絶縁膜（１３）の開口とＧａＡｓ基板
（１１）のリセスエッチ、およびゲート電極（１４）の
形成を行う。その後全面にＰＩＸ（日立化成）等のポリ
イミド系絶縁膜をスピンオン塗布、ベーキングして１〜
２μ厚の第２の絶縁膜（１５）を形成し、その上に通常
のホトリソ工程によってオーミック電極（１２）上に開
口を有するレジストパターン（１６）を形成する。
【００１０】図２を参照して、レジストパターン（１
６）により第２の絶縁膜（１５）をエッチングすること
によって第２の絶縁膜（１５）に開口（１７）を形成す
る。手法はウェット手法でエチレンジアミン＋ヒドラジ
ンヒドラード溶液を用いた。図３を参照して、レジスト
パターン（１６）を付着したまま、第１の絶縁膜（１
３）をエッチングすることによって第１の絶縁膜（１
３）に開口（１８）を形成する。手法はＲＩＥ（リアク
ティブ・イオン・エッチング）による異方エッチングを
用いた。このエッチングは、先の工程で開口した第２の
絶縁膜（１５）のパターンをマスクとするような形態で
行なわれる。また、シリコン窒化膜エッチングガスに対
して第２の絶縁膜（１５）のポリイミドは極めて高い選
択性を有し、且つ絶縁膜（１２）は異方モードでのエッ
チングでも数％程度の横方向エッチングが進行するの
で、第１の絶縁膜（１２）の開口（１８）は第２の絶縁
膜（１５）のそれより大となり、第２の絶縁膜（１５）
の側壁が開口内に突出してオーバーハング形状になる。
６）により第２の絶縁膜（１５）をエッチングすること
によって第２の絶縁膜（１５）に開口（１７）を形成す
る。手法はウェット手法でエチレンジアミン＋ヒドラジ
ンヒドラード溶液を用いた。図３を参照して、レジスト
パターン（１６）を付着したまま、第１の絶縁膜（１
３）をエッチングすることによって第１の絶縁膜（１
３）に開口（１８）を形成する。手法はＲＩＥ（リアク
ティブ・イオン・エッチング）による異方エッチングを
用いた。このエッチングは、先の工程で開口した第２の
絶縁膜（１５）のパターンをマスクとするような形態で
行なわれる。また、シリコン窒化膜エッチングガスに対
して第２の絶縁膜（１５）のポリイミドは極めて高い選
択性を有し、且つ絶縁膜（１２）は異方モードでのエッ
チングでも数％程度の横方向エッチングが進行するの
で、第１の絶縁膜（１２）の開口（１８）は第２の絶縁
膜（１５）のそれより大となり、第２の絶縁膜（１５）
の側壁が開口内に突出してオーバーハング形状になる。
【００１１】図４を参照して、再度エチレンジアミン＋
ヒドラジンヒドラード溶液によって第２の絶縁膜（１
５）を数十秒追加エッチングする。第１の絶縁膜（１
３）はエッチングされず、レジストパターン（１６）に
よって第２の絶縁膜（１５）の側壁だけがエッチングさ
れるので、第２の絶縁膜（１５）の開口（１７）が拡大
され第１の絶縁膜（１３）のそれより大となる。この結
果第１の絶縁膜（１３）と第２の絶縁膜（１５）とは段
差を持つなだらかなテーパ形状の側壁を形成する。
ヒドラジンヒドラード溶液によって第２の絶縁膜（１
５）を数十秒追加エッチングする。第１の絶縁膜（１
３）はエッチングされず、レジストパターン（１６）に
よって第２の絶縁膜（１５）の側壁だけがエッチングさ
れるので、第２の絶縁膜（１５）の開口（１７）が拡大
され第１の絶縁膜（１３）のそれより大となる。この結
果第１の絶縁膜（１３）と第２の絶縁膜（１５）とは段
差を持つなだらかなテーパ形状の側壁を形成する。
【００１２】図５を参照して、レジストパターン（１
６）を除去した後、蒸着又はスパッタ法により、Ｔｉ／
Ｐｔ／Ａｕを順次積層して全面に６０００〜８０００Å
のメッキ用電極（１９）を形成する。第１と第２の絶縁
膜（１３）（１５）はなだらかなテーパ形状の開口を有
するので、オーミック電極（１２）上および第２の絶縁
膜（１５）上に断線することなくメッキ用電極（１９）
を付着できる。
６）を除去した後、蒸着又はスパッタ法により、Ｔｉ／
Ｐｔ／Ａｕを順次積層して全面に６０００〜８０００Å
のメッキ用電極（１９）を形成する。第１と第２の絶縁
膜（１３）（１５）はなだらかなテーパ形状の開口を有
するので、オーミック電極（１２）上および第２の絶縁
膜（１５）上に断線することなくメッキ用電極（１９）
を付着できる。
【００１３】図６を参照して、メッキ用電極（１９）上
に通常のホトリソ工程によってオーミック電極（１２）
上に開口を有するレジストパターン（２０）を形成し、
メッキ用電極（１２）に電解（電流）をかけた状態でメ
ッキを行う電解メッキにより、露出したメッキ用電極
（１９）上に２〜３μ厚のＡｕから成る上層電極（２
１）を形成する。
に通常のホトリソ工程によってオーミック電極（１２）
上に開口を有するレジストパターン（２０）を形成し、
メッキ用電極（１２）に電解（電流）をかけた状態でメ
ッキを行う電解メッキにより、露出したメッキ用電極
（１９）上に２〜３μ厚のＡｕから成る上層電極（２
１）を形成する。
【００１４】図７を参照して、レジストパターン（２
０）を除去した後、メッキした上層電極（２１）をマス
クとして利用することにより、Ａｕ，Ｐｔ，Ｔｉを順次
エッチングしてメッキ用電極（１９）の不要部分を除去
する。この上層電極（２１）は、図８に示したように櫛
歯状に延在して点在するソース又はドレイン用オーミッ
ク電極（１２）を夫々電気接続する。また、ゲート／ソ
ース／ドレイン用の外部接続用ボンディングパッドを形
成する。
０）を除去した後、メッキした上層電極（２１）をマス
クとして利用することにより、Ａｕ，Ｐｔ，Ｔｉを順次
エッチングしてメッキ用電極（１９）の不要部分を除去
する。この上層電極（２１）は、図８に示したように櫛
歯状に延在して点在するソース又はドレイン用オーミッ
ク電極（１２）を夫々電気接続する。また、ゲート／ソ
ース／ドレイン用の外部接続用ボンディングパッドを形
成する。
【００１５】以上に説明した本発明の製造方法によれ
ば、第２の絶縁膜（１５）の追加エッチを行うことによ
りオーミック電極（１２）上の開口の側壁をなだらかな
形状に形成できるので、メッキ用電極（１９）のステッ
プ断線を確実に防止できる。そのため、電解メッキ工程
において露出させたメッキ用電極（１９）の全てに上層
電極（２１）をメッキすることが可能となる。
ば、第２の絶縁膜（１５）の追加エッチを行うことによ
りオーミック電極（１２）上の開口の側壁をなだらかな
形状に形成できるので、メッキ用電極（１９）のステッ
プ断線を確実に防止できる。そのため、電解メッキ工程
において露出させたメッキ用電極（１９）の全てに上層
電極（２１）をメッキすることが可能となる。
【００１６】
【発明の効果】以上に説明した通り、本発明によればメ
ッキ用電極（１９）のステップ断線を防止できるので、
全チップに均一に上層電極（２１）を形成できる利点を
有する。従って、シリコン窒化膜と斜め蒸着を利用した
サブミクロンオーダーのゲート長を有するＧａＡｓ Ｍ
ＥＳＦＥＴを、ポリイミド絶縁膜を利用して簡便且つ安
価に製造できる利点を有するものである。
ッキ用電極（１９）のステップ断線を防止できるので、
全チップに均一に上層電極（２１）を形成できる利点を
有する。従って、シリコン窒化膜と斜め蒸着を利用した
サブミクロンオーダーのゲート長を有するＧａＡｓ Ｍ
ＥＳＦＥＴを、ポリイミド絶縁膜を利用して簡便且つ安
価に製造できる利点を有するものである。
【図１】本発明の製造方法を説明するための第１の断面
図である。
図である。
【図２】本発明の製造方法を説明するための第２の断面
図である。
図である。
【図３】本発明の製造方法を説明するための第３の断面
図である。
図である。
【図４】本発明の製造方法を説明するための第４の断面
図である。
図である。
【図５】本発明の製造方法を説明するための第５の断面
図である。
図である。
【図６】本発明の製造方法を説明するための第６の断面
図である。
図である。
【図７】本発明の製造方法を説明するための第７の断面
図である。
図である。
【図８】ＧａＡｓ ＭＥＳＦＥＴの電極パターンを示す
平面図である。
平面図である。
【図９】従来例を説明するための第１の断面図である。
【図１０】従来例を説明するための第２の断面図であ
る。
る。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/338 29/812
Claims (2)
- 【請求項１】 半絶縁性基板の上部にオーミック電極を
形成し、その上にシリコン窒化膜から成る第１の絶縁膜
を形成し、その上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜の上にレジストパターンを形成する工
程と、 前記レジストパターンにより前記第２の絶縁膜を開口す
る工程と、 続いて前記第１の絶縁膜を開口する工程と、 前記第２の絶縁膜の開口を前記第１の絶縁膜の開口より
大となるように前記第２の絶縁膜を追加エッチする工程
と、 前記レジストパターンを除去して、前記オーミック電極
および前記第２の絶縁膜上にメッキ用電極を形成する工
程と、 前記オーミック電極の上部に電解メッキにより電極を形
成する工程とを具備することを特徴とする化合物半導体
装置の製造方法。 - 【請求項２】 前記第２の絶縁膜がポリイミド系絶縁膜
であることを特徴とする請求項１記載の化合物半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6726592A JPH05275373A (ja) | 1992-03-25 | 1992-03-25 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6726592A JPH05275373A (ja) | 1992-03-25 | 1992-03-25 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275373A true JPH05275373A (ja) | 1993-10-22 |
Family
ID=13339962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6726592A Pending JPH05275373A (ja) | 1992-03-25 | 1992-03-25 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275373A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253532A (ja) * | 2005-03-14 | 2006-09-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2007317735A (ja) * | 2006-05-23 | 2007-12-06 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US7402525B2 (en) | 2002-07-01 | 2008-07-22 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US7517738B2 (en) | 1995-01-17 | 2009-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing a semiconductor integrated circuit including a thin film transistor and a capacitor |
| JP2013093477A (ja) * | 2011-10-26 | 2013-05-16 | Sumitomo Electric Device Innovations Inc | 半導体装置の製造方法 |
| US8835271B2 (en) | 2002-04-09 | 2014-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
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