JP3533796B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3533796B2 JP3533796B2 JP33215395A JP33215395A JP3533796B2 JP 3533796 B2 JP3533796 B2 JP 3533796B2 JP 33215395 A JP33215395 A JP 33215395A JP 33215395 A JP33215395 A JP 33215395A JP 3533796 B2 JP3533796 B2 JP 3533796B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- wiring
- thin film
- oxide layer
- metal thin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に係り、特に、半絶縁性基板の上面にＨＥＭＴ等
の能動素子が配置されたマイクロ波集積回路（ＭＭＩ
Ｃ）に適用すると好適なものである。
造方法に係り、特に、半絶縁性基板の上面にＨＥＭＴ等
の能動素子が配置されたマイクロ波集積回路（ＭＭＩ
Ｃ）に適用すると好適なものである。
【０００２】
【従来の技術】近年、周波数資源の有効利用等の観点か
ら周波数の高い領域の電波利用が求められており、周波
数が３ＧＨｚ以上のマイクロ波帯や、３０ＧＨｚ以上の
ミリ波帯が注目されている。周波数が高くなると、信号
の波長が短くなり、電気回路の配線の長さが回路の性能
を左右する。特に、ミリ波の領域では、波長は１ｃｍ以
下になるため、回路そのものをＩＣに集積化したマイク
ロ波（ミリ波）集積回路、すなわちＭＭＩＣ化が必須で
ある。
ら周波数の高い領域の電波利用が求められており、周波
数が３ＧＨｚ以上のマイクロ波帯や、３０ＧＨｚ以上の
ミリ波帯が注目されている。周波数が高くなると、信号
の波長が短くなり、電気回路の配線の長さが回路の性能
を左右する。特に、ミリ波の領域では、波長は１ｃｍ以
下になるため、回路そのものをＩＣに集積化したマイク
ロ波（ミリ波）集積回路、すなわちＭＭＩＣ化が必須で
ある。
【０００３】ＭＭＩＣは、トランジスタなどの能動素子
とキャパシタや抵抗等の受動素子と高周波を伝達する伝
送線路から構成される。伝送線路には、メッキ配線と下
層配線とがある。下層配線は、エアブリッジ（上下の配
線を空間を隔てて配置）やＭＩＭ（Ｍetal−Ｉnsulator
−Ｍetal）キャパシタなどでの配線が交差する部分に用
いられるものである。
とキャパシタや抵抗等の受動素子と高周波を伝達する伝
送線路から構成される。伝送線路には、メッキ配線と下
層配線とがある。下層配線は、エアブリッジ（上下の配
線を空間を隔てて配置）やＭＩＭ（Ｍetal−Ｉnsulator
−Ｍetal）キャパシタなどでの配線が交差する部分に用
いられるものである。
【０００４】又、能動素子のトランジスタに使用される
オーミック電極にはアロイオーミック電極がある。この
アロイオーミック電極はべースとなる金属とドーパント
としての金属を半導体上に被着させ、合金化のための熱
処理（アロイ処理）することにより、オーミックコンタ
クトを得るものである。アロイオーミック電極として
は、ＡｕＧｅ／ＮｉやＡｕＧｅ／Ａｕといった構造のも
のが最もよく用いられている（例えば、特開昭６２−１
９４６７１号公報等）。
オーミック電極にはアロイオーミック電極がある。この
アロイオーミック電極はべースとなる金属とドーパント
としての金属を半導体上に被着させ、合金化のための熱
処理（アロイ処理）することにより、オーミックコンタ
クトを得るものである。アロイオーミック電極として
は、ＡｕＧｅ／ＮｉやＡｕＧｅ／Ａｕといった構造のも
のが最もよく用いられている（例えば、特開昭６２−１
９４６７１号公報等）。
【０００５】
【発明が解決しようとする課題】ところが、アロイオー
ミック電極では電極材料と半導体材料との合金化により
オーミックコンタクトを得ているため、電極内部の横方
向の抵抗は不均一であった。そのため、このアロイオー
ミック電極を配線として用いることは困難であった。
ミック電極では電極材料と半導体材料との合金化により
オーミックコンタクトを得ているため、電極内部の横方
向の抵抗は不均一であった。そのため、このアロイオー
ミック電極を配線として用いることは困難であった。
【０００６】又、アロイ処理による基板組成元素の電極
表面への析出により、下層配線上にさらに配線を形成し
た場合においては、下層配線とその上の配線との間で剥
がれが心配される。
表面への析出により、下層配線上にさらに配線を形成し
た場合においては、下層配線とその上の配線との間で剥
がれが心配される。
【０００７】尚、これに関する技術として、例えば特開
平７−３７９０８号公報においては、ＡｕＧｅ層の上
に、ＷやＭｏといった高融点金属をバリア層として形成
することが示されているが、３０ＧＨｚ以上の高い周波
数で動作するＭＭＩＣでは、信号が配線の下層を流れる
ようになるため、Ａｕに比べ比抵抗の高い金属をバリア
層として挿入することは配線抵抗の増加を引き起こす。
平７−３７９０８号公報においては、ＡｕＧｅ層の上
に、ＷやＭｏといった高融点金属をバリア層として形成
することが示されているが、３０ＧＨｚ以上の高い周波
数で動作するＭＭＩＣでは、信号が配線の下層を流れる
ようになるため、Ａｕに比べ比抵抗の高い金属をバリア
層として挿入することは配線抵抗の増加を引き起こす。
【０００８】そこで、発明の目的は、半絶縁性基板上に
金属薄膜を配置した半導体装置の製造方法において性能
および信頼性の向上を図ることにある。
金属薄膜を配置した半導体装置の製造方法において性能
および信頼性の向上を図ることにある。
【０００９】
【課題を解決するための手段】この発明は、組成元素と
してＩｎを含む半絶縁性基板上に、酸素アッシング処理
により形成された酸化層を介して配線等のための金属薄
膜を配置したことを特徴としている。
してＩｎを含む半絶縁性基板上に、酸素アッシング処理
により形成された酸化層を介して配線等のための金属薄
膜を配置したことを特徴としている。
【００１０】よって、酸化層がバリア層となり、基板組
成元素であるＩｎと金属薄膜の組成元素との相互拡散が
防止される。これにより、金属薄膜を配線として用いた
場合において配線の横方向の抵抗の増加および不均一が
低減される。又、金属薄膜表面への基板組成元素の拡散
が無いため、金属薄膜表面のモホロジーが良好となり、
その上に金属薄膜を配置する場合において剥がれが防止
される。
成元素であるＩｎと金属薄膜の組成元素との相互拡散が
防止される。これにより、金属薄膜を配線として用いた
場合において配線の横方向の抵抗の増加および不均一が
低減される。又、金属薄膜表面への基板組成元素の拡散
が無いため、金属薄膜表面のモホロジーが良好となり、
その上に金属薄膜を配置する場合において剥がれが防止
される。
【００１１】さらに詳しく言及すると、ＭＭＩＣにおけ
るエアブリッジやＭＩＭキャパシタやパッド部等におい
て、金属薄膜の直ぐ下の半絶縁性基板に酸化層が形成さ
れているため、この酸化層がバリア層となり、基板組成
元素と金属薄膜の組成元素の相互拡散を防止できる。そ
のため、金属薄膜を配線として用いた場合において配線
抵抗の増加や不均一化が防止され、半導体装置の高性能
化、高信頼性化を図ることができる。また、酸化層によ
り基板組成元素の金属薄膜表面への拡散が防止されるた
め、金属薄膜とその上に配置した金属膜との間の剥がれ
を抑制することができる。
るエアブリッジやＭＩＭキャパシタやパッド部等におい
て、金属薄膜の直ぐ下の半絶縁性基板に酸化層が形成さ
れているため、この酸化層がバリア層となり、基板組成
元素と金属薄膜の組成元素の相互拡散を防止できる。そ
のため、金属薄膜を配線として用いた場合において配線
抵抗の増加や不均一化が防止され、半導体装置の高性能
化、高信頼性化を図ることができる。また、酸化層によ
り基板組成元素の金属薄膜表面への拡散が防止されるた
め、金属薄膜とその上に配置した金属膜との間の剥がれ
を抑制することができる。
【００１２】このように、半絶縁性基板上に金属薄膜を
配置した半導体装置において、性能および信頼性の高い
ものとすることができる。特に、アロイオーミック電極
を用いた際において、アロイオーミック電極を配線とし
て使用しても、配線抵抗の増加を起こすことなく性能お
よび信頼性を確保することができることとなる。
配置した半導体装置において、性能および信頼性の高い
ものとすることができる。特に、アロイオーミック電極
を用いた際において、アロイオーミック電極を配線とし
て使用しても、配線抵抗の増加を起こすことなく性能お
よび信頼性を確保することができることとなる。
【００１３】又、酸化層の形成は酸素アッシング処理に
て行うことにより熱酸化法を用いる場合に比べ、高温雰
囲気を経ることなく容易に酸化層を形成することができ
る。
て行うことにより熱酸化法を用いる場合に比べ、高温雰
囲気を経ることなく容易に酸化層を形成することができ
る。
【００１４】
（第１の実施の形態）以下、この発明の第１の実施の形
態を図面に従って説明する。
態を図面に従って説明する。
【００１５】本実施の形態においてはＭＭＩＣに具体化
している。図１にはＭＭＩＣ（Ｍonolithic Ｍicrowave
Ｉntegrated Ｃircuit）の一部領域の縦断面を示す。
半絶縁性のＩｎＰ基板１の上面における所定領域にはメ
サ形状の半導体導電層３０が形成されている。この島状
をなす半導体導電層３０は、厚さ１０００Åのi 型Ｉｎ
0.52Ａｌ0.48Ａｓバッファ層２、厚さ２００Åのi型Ｉ
ｎ0.53Ｇａ0.47Ａｓチャネル層３、厚さ５０Åのi 型Ｉ
ｎ0.52Ａｌ0.48Ａｓスペーサ層４、厚さ１５０Åのｎ型
Ｉｎ0.52Ａｌ0.48Ａｓキャリア供給層５、厚さ１００Å
のi 型Ｉｎ0.52Ａｌ0.48Ａｓゲートコンタクト層６、厚
さ２００Åのｎ型Ｉｎ0.53Ｇａ0.47Ａｓオーミックコン
タクト層７を順に積層したものである。半導体導電層３
０にはリセス（凹部）３１が形成され、このリセス３１
はｎ型Ｉｎ0.53Ｇａ0.47Ａｓオーミックコンタクト層７
を貫通しi 型Ｉｎ0.52Ａｌ0.48Ａｓゲートコンタクト層
６に達している。リセス３１内にはＴｉ／Ｐｔ／Ａｕか
らなるゲート電極８が配置されている。半導体導電層３
０の上面にはソース電極９とドレイン電極１０とが形成
されている。電極９，１０はＡｕＧｅ／Ｎｉ／Ａｕの薄
膜よりなり、半導体導電層３０のオーミックコンタクト
層７とオーミックコンタクトがとられている。このよう
にして半導体導電層３０にてＨＥＭＴが形成されてい
る。
している。図１にはＭＭＩＣ（Ｍonolithic Ｍicrowave
Ｉntegrated Ｃircuit）の一部領域の縦断面を示す。
半絶縁性のＩｎＰ基板１の上面における所定領域にはメ
サ形状の半導体導電層３０が形成されている。この島状
をなす半導体導電層３０は、厚さ１０００Åのi 型Ｉｎ
0.52Ａｌ0.48Ａｓバッファ層２、厚さ２００Åのi型Ｉ
ｎ0.53Ｇａ0.47Ａｓチャネル層３、厚さ５０Åのi 型Ｉ
ｎ0.52Ａｌ0.48Ａｓスペーサ層４、厚さ１５０Åのｎ型
Ｉｎ0.52Ａｌ0.48Ａｓキャリア供給層５、厚さ１００Å
のi 型Ｉｎ0.52Ａｌ0.48Ａｓゲートコンタクト層６、厚
さ２００Åのｎ型Ｉｎ0.53Ｇａ0.47Ａｓオーミックコン
タクト層７を順に積層したものである。半導体導電層３
０にはリセス（凹部）３１が形成され、このリセス３１
はｎ型Ｉｎ0.53Ｇａ0.47Ａｓオーミックコンタクト層７
を貫通しi 型Ｉｎ0.52Ａｌ0.48Ａｓゲートコンタクト層
６に達している。リセス３１内にはＴｉ／Ｐｔ／Ａｕか
らなるゲート電極８が配置されている。半導体導電層３
０の上面にはソース電極９とドレイン電極１０とが形成
されている。電極９，１０はＡｕＧｅ／Ｎｉ／Ａｕの薄
膜よりなり、半導体導電層３０のオーミックコンタクト
層７とオーミックコンタクトがとられている。このよう
にして半導体導電層３０にてＨＥＭＴが形成されてい
る。
【００１６】一方、ＩｎＰ基板１の上面には、ＩｎＰの
酸化層１１が形成されている。つまり、基板１の組成元
素と酸素からなる酸化層１１が配置されている。ＩｎＰ
の酸化層１１の上には伝送線路としての下層配線１２
ａ，１２ｂ，１２ｃ，１２ｄが延設されている。下層配
線１２ａ〜１２ｄはＡｕＧｅ／Ｎｉ／Ａｕの薄膜よりな
る。ここで、ソース・ドレイン電極９，１０と下層配線
１２ａ，１２ｂとは同一の材料よりなり、電極材（９，
１０）を配線材（１２ａ，１２ｂ）として使用してい
る。換言すれば、酸化層１１上に、ソース・ドレイン電
極９，１０を兼ねる下層配線（金属薄膜）１２ａ，１２
ｂが延設されている。
酸化層１１が形成されている。つまり、基板１の組成元
素と酸素からなる酸化層１１が配置されている。ＩｎＰ
の酸化層１１の上には伝送線路としての下層配線１２
ａ，１２ｂ，１２ｃ，１２ｄが延設されている。下層配
線１２ａ〜１２ｄはＡｕＧｅ／Ｎｉ／Ａｕの薄膜よりな
る。ここで、ソース・ドレイン電極９，１０と下層配線
１２ａ，１２ｂとは同一の材料よりなり、電極材（９，
１０）を配線材（１２ａ，１２ｂ）として使用してい
る。換言すれば、酸化層１１上に、ソース・ドレイン電
極９，１０を兼ねる下層配線（金属薄膜）１２ａ，１２
ｂが延設されている。
【００１７】下層配線１２ａ〜１２ｄを含む酸化層１１
の上面には絶縁膜としての窒化膜１５が形成されてい
る。窒化膜１５における下層配線１２ｂの上面にはコン
タクトホール（開口部）１６ａが形成されている。又、
窒化膜１５における下層配線１２ｄの上面にはコンタク
トホール（開口部）１６ｂが形成されている。コンタク
トホール（開口部）１６ａ，１６ｂを含めた窒化膜１５
の上には伝送線路としての上層配線１３が延設されてい
る。そして、ドレイン電極１０が下層配線１２ｂを介し
て上層配線１３により下層配線１２ｄと電気的に接続さ
れている。
の上面には絶縁膜としての窒化膜１５が形成されてい
る。窒化膜１５における下層配線１２ｂの上面にはコン
タクトホール（開口部）１６ａが形成されている。又、
窒化膜１５における下層配線１２ｄの上面にはコンタク
トホール（開口部）１６ｂが形成されている。コンタク
トホール（開口部）１６ａ，１６ｂを含めた窒化膜１５
の上には伝送線路としての上層配線１３が延設されてい
る。そして、ドレイン電極１０が下層配線１２ｂを介し
て上層配線１３により下層配線１２ｄと電気的に接続さ
れている。
【００１８】又、下層配線１２ｃと上層配線１３とは直
交方向に延びており、下層配線１２ｃと上層配線１３と
はエアブリッジにて交差している。つまり、酸化層１１
上に延設された下層配線１２ｃに対し所定間隔の空間を
隔てて上層配線１３が交差している。この配線が交差す
るエアブリッジ部Ｚにおける平面図を図２に示す。又、
図３には図２のＡ−Ａ断面図を示す。図３からも分かる
ように、下層配線１２ｃの上には、窒化膜１５および所
定間隔の空隙（空間）を介在した状態で上層配線１３が
配置されている。
交方向に延びており、下層配線１２ｃと上層配線１３と
はエアブリッジにて交差している。つまり、酸化層１１
上に延設された下層配線１２ｃに対し所定間隔の空間を
隔てて上層配線１３が交差している。この配線が交差す
るエアブリッジ部Ｚにおける平面図を図２に示す。又、
図３には図２のＡ−Ａ断面図を示す。図３からも分かる
ように、下層配線１２ｃの上には、窒化膜１５および所
定間隔の空隙（空間）を介在した状態で上層配線１３が
配置されている。
【００１９】次に、このように構成したＭＭＩＣの製造
方法を、図４〜図７を用いて説明する。まず、図４に示
すように、半絶縁性のＩｎＰ基板１を用意し、ＩｎＰ基
板１の上に厚さ１０００Åのi 型Ｉｎ0.52Ａｌ0.48Ａｓ
バッファ層２、厚さ２００Åのi 型Ｉｎ0.53Ｇａ0.47Ａ
ｓチャネル層３、厚さ５０Åのi 型Ｉｎ0.52Ａｌ0.48Ａ
ｓスペーサ層４、厚さ１５０Åのｎ型Ｉｎ0.52Ａｌ0.48
Ａｓキャリア供給層５、厚さ１００Åのi 型Ｉｎ0.52Ａ
ｌ0.48Ａｓゲートコンタクト層６、厚さ２００Åのｎ型
Ｉｎ0.53Ｇａ0.47Ａｓオーミックコンタクト層７を順
次、例えばＭＢＥ法（Ｍolecular Ｂeam Ｅpitaxial g
rowth method) にて形成する。
方法を、図４〜図７を用いて説明する。まず、図４に示
すように、半絶縁性のＩｎＰ基板１を用意し、ＩｎＰ基
板１の上に厚さ１０００Åのi 型Ｉｎ0.52Ａｌ0.48Ａｓ
バッファ層２、厚さ２００Åのi 型Ｉｎ0.53Ｇａ0.47Ａ
ｓチャネル層３、厚さ５０Åのi 型Ｉｎ0.52Ａｌ0.48Ａ
ｓスペーサ層４、厚さ１５０Åのｎ型Ｉｎ0.52Ａｌ0.48
Ａｓキャリア供給層５、厚さ１００Åのi 型Ｉｎ0.52Ａ
ｌ0.48Ａｓゲートコンタクト層６、厚さ２００Åのｎ型
Ｉｎ0.53Ｇａ0.47Ａｓオーミックコンタクト層７を順
次、例えばＭＢＥ法（Ｍolecular Ｂeam Ｅpitaxial g
rowth method) にて形成する。
【００２０】そして、膜厚１．４μｍのメサのレジスト
パターン１４を形成し、例えば硫酸と過酸化水素水の混
合液にてエッチングを行いメサ形状とする。これによ
り、基板１上に島状の半導体導電層３０が形成される。
パターン１４を形成し、例えば硫酸と過酸化水素水の混
合液にてエッチングを行いメサ形状とする。これによ
り、基板１上に島状の半導体導電層３０が形成される。
【００２１】その後、図５に示すように、メサを形成し
たレジストパターン１４をそのまま用い、レジスト開口
部のＩｎＰ基板１の表面を酸素アッシングにて酸化し酸
化層１１を形成する。酸素アッシングの条件は、レジス
トパターン１４が完全にエッチングされない条件として
圧力２．０Ｔｏｏｒ、酸素流量４リットル／ｍｉｎ、Ｒ
ＦＰｏｗｅｒ８００Ｗ、基板温度２００℃、時間１ｍｉ
ｎとする。酸素アッシングによるレジストパターン１４
のエッチングレートは約０．７５μｍ／ｍｉｎである。
たレジストパターン１４をそのまま用い、レジスト開口
部のＩｎＰ基板１の表面を酸素アッシングにて酸化し酸
化層１１を形成する。酸素アッシングの条件は、レジス
トパターン１４が完全にエッチングされない条件として
圧力２．０Ｔｏｏｒ、酸素流量４リットル／ｍｉｎ、Ｒ
ＦＰｏｗｅｒ８００Ｗ、基板温度２００℃、時間１ｍｉ
ｎとする。酸素アッシングによるレジストパターン１４
のエッチングレートは約０．７５μｍ／ｍｉｎである。
【００２２】その後、図６に示すように、アセトン等で
レジストパターン１４を剥離する。引き続き、ＡｕＧｅ
／Ｎｉ／Ａｕの薄膜を電子ビーム蒸着法により形成し、
リフトオフ法によりソース電極９、ドレイン電極１０及
び下層配線１２ａ，１２ｂ，１２ｃ，１２ｄを形成す
る。ここで、各膜厚は、それぞれ６０ｎｍ、２０ｎｍ、
１５０ｎｍとする。さらに、３６０℃、２ｍｉｎの熱処
理（合金化処理）を行い、ソース電極９と島状の半導体
導電層３０（メサ部）との間、およびドレイン電極１０
と島状の半導体導電層３０（メサ部）との間でオーミッ
クコンタクトをとる。ここで、３６０℃とはＡｕＧｅの
共晶温度に近い温度である。
レジストパターン１４を剥離する。引き続き、ＡｕＧｅ
／Ｎｉ／Ａｕの薄膜を電子ビーム蒸着法により形成し、
リフトオフ法によりソース電極９、ドレイン電極１０及
び下層配線１２ａ，１２ｂ，１２ｃ，１２ｄを形成す
る。ここで、各膜厚は、それぞれ６０ｎｍ、２０ｎｍ、
１５０ｎｍとする。さらに、３６０℃、２ｍｉｎの熱処
理（合金化処理）を行い、ソース電極９と島状の半導体
導電層３０（メサ部）との間、およびドレイン電極１０
と島状の半導体導電層３０（メサ部）との間でオーミッ
クコンタクトをとる。ここで、３６０℃とはＡｕＧｅの
共晶温度に近い温度である。
【００２３】このとき、ＩｎＰ基板１の上面におけるメ
サ部以外のＩｎＰ基板１の露出領域には酸化層１１を介
して下層配線１２ａ，１２ｂ，１２ｃ，１２ｄが形成さ
れているため、島状の半導体導電層３０に対しソース電
極９及びドレイン電極１０のオーミックコンタクトを得
るための合金化熱処理（アロイ）工程を経ても、前記酸
化層１１がバリア層となり、ＩｎＰ基板１のＩｎが下層
配線１２ａ，１２ｂ，１２ｃ，１２ｄ中に拡散すること
がなく、下層配線１２ａ，１２ｂ，１２ｃ，１２ｄの抵
抗の増大や不均一化が防止される。
サ部以外のＩｎＰ基板１の露出領域には酸化層１１を介
して下層配線１２ａ，１２ｂ，１２ｃ，１２ｄが形成さ
れているため、島状の半導体導電層３０に対しソース電
極９及びドレイン電極１０のオーミックコンタクトを得
るための合金化熱処理（アロイ）工程を経ても、前記酸
化層１１がバリア層となり、ＩｎＰ基板１のＩｎが下層
配線１２ａ，１２ｂ，１２ｃ，１２ｄ中に拡散すること
がなく、下層配線１２ａ，１２ｂ，１２ｃ，１２ｄの抵
抗の増大や不均一化が防止される。
【００２４】次に、島状の半導体導電層３０の上面にお
けるソース領域とドレイン領域との間に、例えばクエン
酸と過酸化水素水の混合液でのウェットエッチングを行
いリセス３１を形成する。そして、リセス３１内に、Ｔ
ｉ／Ｐｔ／Ａｕからなるゲート電極８を電子ビーム蒸着
法とリフトオフ法により形成する。
けるソース領域とドレイン領域との間に、例えばクエン
酸と過酸化水素水の混合液でのウェットエッチングを行
いリセス３１を形成する。そして、リセス３１内に、Ｔ
ｉ／Ｐｔ／Ａｕからなるゲート電極８を電子ビーム蒸着
法とリフトオフ法により形成する。
【００２５】このゲート電極形成の際の電子ビーム露光
におけるアライメント工程をより詳細に説明すると、メ
サエッチングおよび酸化層１１を形成した後のＩｎＰ基
板１上に、ＡｕＧｅ／Ｎｉ／Ａｕ、それぞれ６０ｎｍ、
２０ｎｍ、１５０ｎｍからなるアライメントマークを電
子ビーム蒸着法とリフトオフ法より形成する。この後、
オーミック電極の合金化熱処理（アロイ処理）の工程を
行う。このとき、３６０℃の熱にさらされることになる
が、前述した酸化層１１の効果によりアライメントマー
ク表面のモホロジーが良好であるため、電子ビーム露光
の際の位置合わせ精度が向上し、ゲート電極形成の生産
性を向上させることができる。
におけるアライメント工程をより詳細に説明すると、メ
サエッチングおよび酸化層１１を形成した後のＩｎＰ基
板１上に、ＡｕＧｅ／Ｎｉ／Ａｕ、それぞれ６０ｎｍ、
２０ｎｍ、１５０ｎｍからなるアライメントマークを電
子ビーム蒸着法とリフトオフ法より形成する。この後、
オーミック電極の合金化熱処理（アロイ処理）の工程を
行う。このとき、３６０℃の熱にさらされることになる
が、前述した酸化層１１の効果によりアライメントマー
ク表面のモホロジーが良好であるため、電子ビーム露光
の際の位置合わせ精度が向上し、ゲート電極形成の生産
性を向上させることができる。
【００２６】なお、このことは、電子ビーム露光におけ
るアライメント工程以外にも投影露光法に用いるアライ
メントマークにおいても同様な効果がある。このように
してゲート電極８を形成した後、図７に示すように、絶
縁膜としての窒化膜１５を形成し、窒化膜１５における
所定領域にコンタクトホール１６ａ，１６ｂを形成す
る。さらに、図１に示すように、上層配線１３を例えば
メッキ法により形成する。このとき、前述したように、
オーミックコンタクトを得るための合金化熱処理（アロ
イ）工程を経ても、酸化層１１がバリア層となり、配線
材料と基板材料の相互拡散が抑制され、Ｉｎの下層配線
１２ａ，１２ｂ，１２ｃ，１２ｄ表面への析出が防止さ
れる。このため、コンタクトホール１６ａ，１６ｂを介
してコンタクトしている上層配線１３と下層配線１２
ａ，１２ｃの密着性がよく、剥がれが防止される。
るアライメント工程以外にも投影露光法に用いるアライ
メントマークにおいても同様な効果がある。このように
してゲート電極８を形成した後、図７に示すように、絶
縁膜としての窒化膜１５を形成し、窒化膜１５における
所定領域にコンタクトホール１６ａ，１６ｂを形成す
る。さらに、図１に示すように、上層配線１３を例えば
メッキ法により形成する。このとき、前述したように、
オーミックコンタクトを得るための合金化熱処理（アロ
イ）工程を経ても、酸化層１１がバリア層となり、配線
材料と基板材料の相互拡散が抑制され、Ｉｎの下層配線
１２ａ，１２ｂ，１２ｃ，１２ｄ表面への析出が防止さ
れる。このため、コンタクトホール１６ａ，１６ｂを介
してコンタクトしている上層配線１３と下層配線１２
ａ，１２ｃの密着性がよく、剥がれが防止される。
【００２７】このように本実施例は、下記のような特徴
を有する。 （イ） Ｉｎを含む半絶縁性基板としてのＩｎＰ基板１
上に、酸化層１１を介して下層配線（金属薄膜）１２
ａ，１２ｂ，１２ｃ，１２ｄを延設した。より詳しく
は、メサエッチングによりＩｎＰ基板１上に島状の半導
体導電層３０を形成し、基板１の表面に酸化層１１を形
成し、その上にソース・ドレイン電極９，１０と下層配
線１２ａ〜１２ｄを兼ねる金属薄膜を形成し、熱処理に
より金属薄膜の電極部（９，１０）と半導体導電層３０
とを合金化しオーミックコンタクトをとるようにした。
よって、酸化層１１がバリア層となり、基板組成元素で
あるＩｎと下層配線１２ａ，１２ｂ，１２ｃ，１２ｄの
組成元素との相互拡散が防止され、下層配線１２ａ，１
２ｂ，１２ｃ，１２ｄの横方向の抵抗の増加および不均
一が低減される。このように、半絶縁性基板１上に下層
配線（金属薄膜）１２ａ，１２ｂ，１２ｃ，１２ｄを配
置した半導体装置において配線抵抗の増加を抑え、性能
および信頼性の高いものとすることができる。特に、ア
ロイオーミック電極を用いた際において、アロイオーミ
ック電極を配線として使用しても、配線抵抗の増加を起
こすことなく性能および信頼性を確保することができる
こととなる。
を有する。 （イ） Ｉｎを含む半絶縁性基板としてのＩｎＰ基板１
上に、酸化層１１を介して下層配線（金属薄膜）１２
ａ，１２ｂ，１２ｃ，１２ｄを延設した。より詳しく
は、メサエッチングによりＩｎＰ基板１上に島状の半導
体導電層３０を形成し、基板１の表面に酸化層１１を形
成し、その上にソース・ドレイン電極９，１０と下層配
線１２ａ〜１２ｄを兼ねる金属薄膜を形成し、熱処理に
より金属薄膜の電極部（９，１０）と半導体導電層３０
とを合金化しオーミックコンタクトをとるようにした。
よって、酸化層１１がバリア層となり、基板組成元素で
あるＩｎと下層配線１２ａ，１２ｂ，１２ｃ，１２ｄの
組成元素との相互拡散が防止され、下層配線１２ａ，１
２ｂ，１２ｃ，１２ｄの横方向の抵抗の増加および不均
一が低減される。このように、半絶縁性基板１上に下層
配線（金属薄膜）１２ａ，１２ｂ，１２ｃ，１２ｄを配
置した半導体装置において配線抵抗の増加を抑え、性能
および信頼性の高いものとすることができる。特に、ア
ロイオーミック電極を用いた際において、アロイオーミ
ック電極を配線として使用しても、配線抵抗の増加を起
こすことなく性能および信頼性を確保することができる
こととなる。
【００２８】又、下層配線１２ａ，１２ｂ，１２ｃ，１
２ｄの表面への基板組成元素の拡散が無いため、配線表
面のモホロジーが良好となり、その上に上層配線（金属
膜）１３を配置する場合においても剥がれを防止するこ
とができる。 （ロ） 酸化層１１の形成は酸素アッシング処理により
行うことにより熱酸化法を用いる場合に比べ、高温雰囲
気を経ることなく容易に酸化層を形成することができ
る。 （第２の実施の形態）次に、この発明の第２の実施の形
態を、第１の実施の形態との相違点を中心に説明する。
２ｄの表面への基板組成元素の拡散が無いため、配線表
面のモホロジーが良好となり、その上に上層配線（金属
膜）１３を配置する場合においても剥がれを防止するこ
とができる。 （ロ） 酸化層１１の形成は酸素アッシング処理により
行うことにより熱酸化法を用いる場合に比べ、高温雰囲
気を経ることなく容易に酸化層を形成することができ
る。 （第２の実施の形態）次に、この発明の第２の実施の形
態を、第１の実施の形態との相違点を中心に説明する。
【００２９】本実施の形態においては、第１の実施の形
態に対し、図１３に示すように、配線の抵抗を下げるた
めに下層配線１２ａ，１２ｂ，１２ｃ，１２ｄの上に中
間配線１７を積層している。
態に対し、図１３に示すように、配線の抵抗を下げるた
めに下層配線１２ａ，１２ｂ，１２ｃ，１２ｄの上に中
間配線１７を積層している。
【００３０】以下、その製造方法を詳細に説明する。な
お、本実施の形態においては酸化層１８（第１の実施の
形態における酸化層１１相当品）の形成手段としてウェ
ットプロセスを用いている。
お、本実施の形態においては酸化層１８（第１の実施の
形態における酸化層１１相当品）の形成手段としてウェ
ットプロセスを用いている。
【００３１】図８に示すように、前記第１の実施の形態
と同様に膜厚１．４μｍのメサのレジストパターン１４
を形成し、例えば硫酸と過酸化水素水の混合液にてエッ
チングを行いメサ形状とし、島状の半導体導電層３０を
形成する。
と同様に膜厚１．４μｍのメサのレジストパターン１４
を形成し、例えば硫酸と過酸化水素水の混合液にてエッ
チングを行いメサ形状とし、島状の半導体導電層３０を
形成する。
【００３２】そして、図９に示すように、メサを形成し
たレジストパターン１４をそのまま用い、例えば１０％
過酸化水素水に３ｍｉｎ浸漬してレジスト開口部のＩｎ
Ｐ基板１表面を酸化し、酸化層１８を形成する。さら
に、図１０に示すように、アセトン等でレジスト剥離を
行った後、ＡｕＧｅ／Ｎｉ／Ａｕ、それぞれ６０ｎｍ、
２０ｎｍ、１５０ｎｍからなるソース電極９、ドレイン
電極１０及び下層配線１２ａ，１２ｂ，１２ｃ，１２ｄ
を電子ビーム蒸着法とリフトオフ法により形成し、例え
ば３６０℃、２ｍｉｎの合金化熱処理（アロイ）を行
い、ソース及びドレイン電極のオーミックコンタクトを
得る。
たレジストパターン１４をそのまま用い、例えば１０％
過酸化水素水に３ｍｉｎ浸漬してレジスト開口部のＩｎ
Ｐ基板１表面を酸化し、酸化層１８を形成する。さら
に、図１０に示すように、アセトン等でレジスト剥離を
行った後、ＡｕＧｅ／Ｎｉ／Ａｕ、それぞれ６０ｎｍ、
２０ｎｍ、１５０ｎｍからなるソース電極９、ドレイン
電極１０及び下層配線１２ａ，１２ｂ，１２ｃ，１２ｄ
を電子ビーム蒸着法とリフトオフ法により形成し、例え
ば３６０℃、２ｍｉｎの合金化熱処理（アロイ）を行
い、ソース及びドレイン電極のオーミックコンタクトを
得る。
【００３３】このとき、ソース電極９及びドレイン電極
１０と島状半導体導電層３０とのオーミックコンタクト
を得るための合金化熱処理（アロイ）の工程を経ても、
前記酸化層１８がバリア層となり、基板１のＩｎが下層
配線１２ａ，１２ｂ，１２ｃ，１２ｄの表面に析出する
ことがない。
１０と島状半導体導電層３０とのオーミックコンタクト
を得るための合金化熱処理（アロイ）の工程を経ても、
前記酸化層１８がバリア層となり、基板１のＩｎが下層
配線１２ａ，１２ｂ，１２ｃ，１２ｄの表面に析出する
ことがない。
【００３４】次に、図１１に示すように、配線の抵抗を
下げるために下層配線１２ａ，１２ｂ，１２ｃ，１２ｄ
の上に電子ビーム蒸着法とリフトオフ法により中間配線
１７を形成する。さらに、島状の半導体導電層３０の上
面におけるソース領域とドレイン領域との間に、例えば
クエン酸と過酸化水素水の混合液でのウェットエッチン
グによりリセス３１を形成する。そして、リセス３１内
に、Ｔｉ／Ｐｔ／Ａｕからなるゲート電極８を電子ビー
ム蒸着法とリフトオフ法により形成する。
下げるために下層配線１２ａ，１２ｂ，１２ｃ，１２ｄ
の上に電子ビーム蒸着法とリフトオフ法により中間配線
１７を形成する。さらに、島状の半導体導電層３０の上
面におけるソース領域とドレイン領域との間に、例えば
クエン酸と過酸化水素水の混合液でのウェットエッチン
グによりリセス３１を形成する。そして、リセス３１内
に、Ｔｉ／Ｐｔ／Ａｕからなるゲート電極８を電子ビー
ム蒸着法とリフトオフ法により形成する。
【００３５】次に、図１２に示すように、絶縁膜として
窒化膜１５を形成し、コンタクトホール１６ａ，１６ｂ
を形成する。さらに、上層配線１３を例えばメッキ法に
より形成する。
窒化膜１５を形成し、コンタクトホール１６ａ，１６ｂ
を形成する。さらに、上層配線１３を例えばメッキ法に
より形成する。
【００３６】このとき、酸化層１８がバリア層となって
基板１のＩｎが下層配線１２ａ，１２ｂ，１２ｃ，１２
ｄの表面に析出することがないため、下層配線１２ａ，
１２ｂ，１２ｃ，１２ｄと中間配線１７とが密着する。
基板１のＩｎが下層配線１２ａ，１２ｂ，１２ｃ，１２
ｄの表面に析出することがないため、下層配線１２ａ，
１２ｂ，１２ｃ，１２ｄと中間配線１７とが密着する。
【００３７】このように本実施の形態では、酸化層１８
により基板組成元素の配線側への拡散が防止され、下層
配線（金属配線）１２ａ，１２ｂ，１２ｃ表面に析出す
ることがない。そのため、下層配線１２ａ，１２ｂ，１
２ｃ，１２ｄと中間配線１７との密着性が向上し、その
上に配置した中間配線（金属膜）１７との間の剥がれを
抑制することができる。 （第３の実施の形態）次に、この発明の第３の実施の形
態を、第１の実施の形態との相違点を中心に説明する。
により基板組成元素の配線側への拡散が防止され、下層
配線（金属配線）１２ａ，１２ｂ，１２ｃ表面に析出す
ることがない。そのため、下層配線１２ａ，１２ｂ，１
２ｃ，１２ｄと中間配線１７との密着性が向上し、その
上に配置した中間配線（金属膜）１７との間の剥がれを
抑制することができる。 （第３の実施の形態）次に、この発明の第３の実施の形
態を、第１の実施の形態との相違点を中心に説明する。
【００３８】本実施の形態では、ＭＭＩＣに用いられる
ＭＩＭキャパシタに適用しており、図１４にはＭＩＭキ
ャパシタの平面図を示し、図１５には図１４のＢ−Ｂ断
面図を示し、図１６には図１４のＣ−Ｃ断面図を示す。
ＭＩＭキャパシタに適用しており、図１４にはＭＩＭキ
ャパシタの平面図を示し、図１５には図１４のＢ−Ｂ断
面図を示し、図１６には図１４のＣ−Ｃ断面図を示す。
【００３９】本実施の形態では、下部電極２０と絶縁膜
２１と上部電極２３ａとを積層してＭＩＭキャパシタと
している。以下、ＭＭＩＣにおけるＭＩＭキャパシタの
製造方法を詳細に説明する。
２１と上部電極２３ａとを積層してＭＩＭキャパシタと
している。以下、ＭＭＩＣにおけるＭＩＭキャパシタの
製造方法を詳細に説明する。
【００４０】ＩｎＰ基板１上に酸化層１９を形成する。
その後、ＡｕＧｅ／Ｎｉ／Ａｕを６０ｎｍ、２０ｎｍ、
１５０ｎｍの膜厚で被着し、パターニングしてＭＩＭキ
ャパシタの下部電極２０を形成する。
その後、ＡｕＧｅ／Ｎｉ／Ａｕを６０ｎｍ、２０ｎｍ、
１５０ｎｍの膜厚で被着し、パターニングしてＭＩＭキ
ャパシタの下部電極２０を形成する。
【００４１】そして、第１の実施の形態で述べたよう
に、オーミック電極の合金化熱処理（アロイ処理）及び
ゲート電極を形成する。このとき、下部電極２０がオー
ミック電極の合金化熱処理（アロイ）の工程で３６０℃
の熱にさらされることになるが、下部電極２０直下のＩ
ｎＰ基板１表面に酸化層１９が形成されているため、下
部電極材料と基板材料の相互拡散が抑制され、下部電極
２０が高抵抗になることなく、良好なＭＩＭキャパシタ
が得られる。
に、オーミック電極の合金化熱処理（アロイ処理）及び
ゲート電極を形成する。このとき、下部電極２０がオー
ミック電極の合金化熱処理（アロイ）の工程で３６０℃
の熱にさらされることになるが、下部電極２０直下のＩ
ｎＰ基板１表面に酸化層１９が形成されているため、下
部電極材料と基板材料の相互拡散が抑制され、下部電極
２０が高抵抗になることなく、良好なＭＩＭキャパシタ
が得られる。
【００４２】引き続き、ＭＩＭキャパシタの誘電体を兼
ねる絶縁膜２１を成膜する。さらに、コンタクトホール
２２を形成した後、ＭＩＭキャパシタの上部電極２３ａ
および上層配線２３ｂ，２３ｃをメッキ法により形成す
る。このとき、酸化層１９により基板組成元素が下部電
極２０表面に拡散するのが防止されるため、下部電極
（下層配線）２０とその上に配置した上層配線（金属
膜）２３ｃとの間の剥がれを抑制することができる。 （第４の実施の形態）次に、この発明の第４の実施の形
態を、第１の実施の形態との相違点を中心に説明する。
ねる絶縁膜２１を成膜する。さらに、コンタクトホール
２２を形成した後、ＭＩＭキャパシタの上部電極２３ａ
および上層配線２３ｂ，２３ｃをメッキ法により形成す
る。このとき、酸化層１９により基板組成元素が下部電
極２０表面に拡散するのが防止されるため、下部電極
（下層配線）２０とその上に配置した上層配線（金属
膜）２３ｃとの間の剥がれを抑制することができる。 （第４の実施の形態）次に、この発明の第４の実施の形
態を、第１の実施の形態との相違点を中心に説明する。
【００４３】本実施の形態では、ＭＭＩＣにワイヤボン
ディングする際のパッド部およびオンウェハで電気特性
を測定する際のプローブを当てるパッド部において、下
層配線をオーミック電極と同時に形成するＭＭＩＣに適
用している。
ディングする際のパッド部およびオンウェハで電気特性
を測定する際のプローブを当てるパッド部において、下
層配線をオーミック電極と同時に形成するＭＭＩＣに適
用している。
【００４４】図１７にはＭＭＩＣの接地線２７および信
号線２８のワイヤボンディング用のパッド部の平面図を
示す。図１８には断面図を示す。パット部において下層
部（金属膜）２４の上側の上層配線（２７，２８）がボ
ンディングやプローブされる部位となる。
号線２８のワイヤボンディング用のパッド部の平面図を
示す。図１８には断面図を示す。パット部において下層
部（金属膜）２４の上側の上層配線（２７，２８）がボ
ンディングやプローブされる部位となる。
【００４５】以下、ＭＭＩＣにおけるパッド部の製造方
法を詳細に説明する。ＩｎＰ基板１の表面に酸化層１１
を形成した後、酸化層１１上にＡｕＧｅ／Ｎｉ／Ａｕを
各々６０ｎｍ、２０ｎｍ、１５０ｎｍの膜厚で被着し、
パターニングすることによりパッド部の下層部（金属
膜）２４を形成する。
法を詳細に説明する。ＩｎＰ基板１の表面に酸化層１１
を形成した後、酸化層１１上にＡｕＧｅ／Ｎｉ／Ａｕを
各々６０ｎｍ、２０ｎｍ、１５０ｎｍの膜厚で被着し、
パターニングすることによりパッド部の下層部（金属
膜）２４を形成する。
【００４６】そして、第１の実施の形態で述べたよう
に、オーミック電極の合金化熱処理（アロイ）及びゲー
ト形成を行い、さらに、絶縁膜２５を成膜し、コンタク
トホール２６を形成する。このとき、下層部２４はオー
ミック電極の合金化熱処理（アロイ）の工程で３６０℃
の熱にさらされることになるが、下層部２４直下のＩｎ
Ｐ基板１の表面に酸化層１１が形成されており、酸化層
１１がバリア層となり、基板組成元素と下層部２４の組
成元素の相互拡散を防止でき、Ｉｎが下層部２４表面へ
析出することがない。
に、オーミック電極の合金化熱処理（アロイ）及びゲー
ト形成を行い、さらに、絶縁膜２５を成膜し、コンタク
トホール２６を形成する。このとき、下層部２４はオー
ミック電極の合金化熱処理（アロイ）の工程で３６０℃
の熱にさらされることになるが、下層部２４直下のＩｎ
Ｐ基板１の表面に酸化層１１が形成されており、酸化層
１１がバリア層となり、基板組成元素と下層部２４の組
成元素の相互拡散を防止でき、Ｉｎが下層部２４表面へ
析出することがない。
【００４７】その後、接地線２７および信号線２８とな
る上層配線（金属膜）を形成する。このとき、オーミッ
ク電極の合金化熱処理（アロイ）の工程において酸化層
１１により基板組成元素の下層部２４表面への拡散が防
止されるため、下層部２４とその上に配置した信号線
（金属膜）２７，２８との間の剥がれを抑制することが
できる。
る上層配線（金属膜）を形成する。このとき、オーミッ
ク電極の合金化熱処理（アロイ）の工程において酸化層
１１により基板組成元素の下層部２４表面への拡散が防
止されるため、下層部２４とその上に配置した信号線
（金属膜）２７，２８との間の剥がれを抑制することが
できる。
【００４８】これまでの説明においては、半絶縁性基板
の上に配置した半導体導電層に能動素子としてのＨＥＭ
Ｔを形成した場合について述べたが、これ以外の素子を
用いてもよい。
の上に配置した半導体導電層に能動素子としてのＨＥＭ
Ｔを形成した場合について述べたが、これ以外の素子を
用いてもよい。
【図１】 第１の実施の形態におけるＭＭＩＣの一部領
域の縦断面図。
域の縦断面図。
【図２】 配線が交差するエアブリッジ部Ｚにおける平
面図。
面図。
【図３】 図２のＡ−Ａ断面図。
【図４】 製造方法を説明するための断面図。
【図５】 製造方法を説明するための断面図。
【図６】 製造方法を説明するための断面図。
【図７】 製造方法を説明するための断面図。
【図８】 第２の実施の形態における製造方法を説明す
るための断面図。
るための断面図。
【図９】 製造方法を説明するための断面図。
【図１０】 製造方法を説明するための断面図。
【図１１】 製造方法を説明するための断面図。
【図１２】 製造方法を説明するための断面図。
【図１３】 製造方法を説明するための断面図。
【図１４】 第３の実施の形態におけるＭＩＭキャパシ
タの平面図。
タの平面図。
【図１５】 図１４のＢ−Ｂ断面図。
【図１６】 図１４のＣ−Ｃ断面図。
【図１７】 第４の実施の形態におけるＭＭＩＣの信号
線および接地線のワイヤボンディング用のパッド部の平
面図。
線および接地線のワイヤボンディング用のパッド部の平
面図。
【図１８】 図１７のＤ−Ｄ断面図。
１…半絶縁性基板としてのＩｎＰ基板、９…ソース電極
（金属薄膜）、１０…ドレイン電極（金属薄膜）、１１
…酸化層、１２ａ，１２ｂ，１２ｃ，１２ｄ…下層配線
（金属薄膜）、１３…上層配線（金属膜）、１５…絶縁
膜としての窒化膜、１７…中間配線（金属薄膜）、３０
…半導体導電層。
（金属薄膜）、１０…ドレイン電極（金属薄膜）、１１
…酸化層、１２ａ，１２ｂ，１２ｃ，１２ｄ…下層配線
（金属薄膜）、１３…上層配線（金属膜）、１５…絶縁
膜としての窒化膜、１７…中間配線（金属薄膜）、３０
…半導体導電層。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/28 301
H01L 21/338
H01L 29/812
Claims (5)
- 【請求項１】 組成元素としてＩｎを含む半絶縁性基板
の上に金属薄膜を形成した後に熱処理を施すようにした
半導体装置の製造方法であって、 前記半絶縁性基板の表面に酸素アッシング処理により酸
化層を形成し、その酸化層の上に前記金属薄膜を形成す
るようにしたことを特徴とする半導体装置の製造方法。 - 【請求項２】 組成元素としてＩｎを含む半絶縁性基板
上に島状の半導体導電層を形成する工程と、 前記半絶縁性基板の表面に酸素アッシング処理により酸
化層を形成する工程と、 前記酸化層の上に、電極と配線とを兼ねる金属薄膜を形
成する工程と、 熱処理により前記金属薄膜の電極部と前記半導体導電層
とを合金化しオーミックコンタクトをとる工程とを備え
たことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記島状の半導体導電層は、前記半絶縁
性基板上にレジストパターンを形成してエッチングを行
うことにより形成するものであり、 前記酸化層を形成する工程において、前記レジストパタ
ーンを、前記酸化層を形成する際のレジストパターンと
してそのまま用いるようにしたことを特徴とする請求項
２に記載の半導体装置の製造方法。 - 【請求項４】 前記金属薄膜は、ＡｕＧｅを有するもの
である請求項１〜３のうち何れか一項に記載の半導体装
置の製造方法。 - 【請求項５】 前記金属薄膜上に金属膜を形成する工程
を含む請求項１〜３のうち何れか一項に記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33215395A JP3533796B2 (ja) | 1995-12-20 | 1995-12-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33215395A JP3533796B2 (ja) | 1995-12-20 | 1995-12-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09171973A JPH09171973A (ja) | 1997-06-30 |
| JP3533796B2 true JP3533796B2 (ja) | 2004-05-31 |
Family
ID=18251750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33215395A Expired - Fee Related JP3533796B2 (ja) | 1995-12-20 | 1995-12-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3533796B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010177248A (ja) * | 2009-01-27 | 2010-08-12 | Anritsu Corp | 半導体装置及びその製造方法 |
-
1995
- 1995-12-20 JP JP33215395A patent/JP3533796B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09171973A (ja) | 1997-06-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7834461B2 (en) | Semiconductor apparatus | |
| US3942187A (en) | Semiconductor device with multi-layered metal interconnections | |
| JP3184493B2 (ja) | 電子装置の製造方法 | |
| JP3450713B2 (ja) | 半導体装置およびその製造方法、マイクロストリップ線路の製造方法 | |
| US6777277B2 (en) | Manufacturing method of Schottky barrier diode | |
| US20030025175A1 (en) | Schottky barrier diode | |
| US20050179106A1 (en) | Schottky barrier diode | |
| JP3210657B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| JPH0640591B2 (ja) | モノリシツク半導体構造とその製法 | |
| JPH04133472A (ja) | 化合物半導体装置及びその製造方法 | |
| KR100203307B1 (ko) | 레이저 다이오드의 제조방법 | |
| US4381341A (en) | Two stage etching process for through the substrate contacts | |
| JP3533796B2 (ja) | 半導体装置の製造方法 | |
| JP2522159B2 (ja) | 半導体集積回路の製造方法 | |
| JPH05275373A (ja) | 化合物半導体装置の製造方法 | |
| US6682968B2 (en) | Manufacturing method of Schottky barrier diode | |
| JPH0510827B2 (ja) | ||
| JP7332130B2 (ja) | 半導体デバイスの製造方法、半導体装置の製造方法、半導体デバイス、及び半導体装置 | |
| JPS62211962A (ja) | 高周波半導体装置の製造方法 | |
| JPH079980B2 (ja) | 半導体装置の製造方法 | |
| JP3518092B2 (ja) | 配線構造 | |
| KR100612187B1 (ko) | 쇼트키 배리어 다이오드의 제조 방법 | |
| JPH05235194A (ja) | マイクロ波モノリシック集積回路 | |
| JPH09102585A (ja) | 半導体装置およびその製造方法 | |
| JPH10261658A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040126 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040217 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040301 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100319 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110319 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120319 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120319 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130319 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140319 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |