KR20050006502A - 반도체소자의 제조방법 - Google Patents
반도체소자의 제조방법 Download PDFInfo
- Publication number
- KR20050006502A KR20050006502A KR1020030046341A KR20030046341A KR20050006502A KR 20050006502 A KR20050006502 A KR 20050006502A KR 1020030046341 A KR1020030046341 A KR 1020030046341A KR 20030046341 A KR20030046341 A KR 20030046341A KR 20050006502 A KR20050006502 A KR 20050006502A
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- metal layer
- metal
- contact hole
- semiconductor device
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 27
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 239000002184 metal Substances 0.000 claims abstract description 46
- 229910052751 metal Inorganic materials 0.000 claims abstract description 46
- 238000002161 passivation Methods 0.000 claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 238000001465 metallisation Methods 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- 230000004888 barrier function Effects 0.000 claims description 2
- 238000004140 cleaning Methods 0.000 claims description 2
- 229910052737 gold Inorganic materials 0.000 claims description 2
- 238000009832 plasma treatment Methods 0.000 claims description 2
- 239000010409 thin film Substances 0.000 abstract description 5
- 230000005855 radiation Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 22
- 238000004519 manufacturing process Methods 0.000 description 9
- 230000017525 heat dissipation Effects 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000000779 smoke Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76883—Post-treatment or after-treatment of the conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체소자의 제조방법을 개시한다. 개시된 발명은 반도체기판 상에 금속간 유전율막을 형성하는 단계; 상기 금속간 유전율막내에 트렌치를 형성 하는 단계; 상기 트렌치내에 금속배선을 형성하는 단계; 상기 금속배선을 포함한 유전율막상에 패시베이션막을 형성하는 단계; 상기 패시베이션막과 상기 금속배선간 유전율막내에 콘택홀을 형성하는 단계; 및 상기 콘택홀내에 금속층패턴을 형성하는 단계를 포함하여 구성되며, 패시베이션 공정완료후 일부 패시베이션층을 식각한후 금속박막을 식각홀에 매립한후 일부 금속막을 잔존시켜 열방출을 용이하게 하여 반도체소자의 열적 기계적 안정성을 확보하고자한 것이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 패시베이션 공정완료후 일부 패시베이션층을 식각한후 금속박막을 식각홀에 매립한후 일부 금속막을 잔존시켜 열방출을 용이하게 하여 반도체소자의 열적 기계적 안정성을 확보하고자한 반도체소자의 제조방법에 관한 것이다.
집적회로에서 Al 합금은 배선재료로 널리 사용되어 왔다. 그러나, 공정의 미세화, 빠른 동작속도, 높은 신뢰성이 요구됨에 따라 Al 합금배선에서 구리배선공정으로 전환되고 있는 추세이다.
구리배선 공정에서 사용되는 절연층도 SiO2에서 빠르게 낮은 유전율을 갖는 절연물질로 전환되는 추세이다.
저유전물질의 적용시에 발생되는 대표적인 문제점으로 기계적 강도 및 접착력 저하 그리고 가공성 물질을 사용함에 따라 낮은 열전도도 등이 있다.
이중 낮은 열전도도는 소자가 미세화됨에 따라 배선에 높은 전류밀도가 인가되고, 이 전류밀도에 많은 열이 발생하며, 이 열이 잘 배출되지 않으면 소자성능에 악영향을 미치며 신뢰성 또한 감소된다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 패시베이션 공정완료후 일부 패시베이션층을 식각한후 금속박막을 식각홀에 매립한후 일부 금속막을 잔존시켜 열방출을 용이하게 하여 반도체소자의 열적 기계적 안정성을 확보하고자한 반도체소자의 제조방법을 제공함에 그 목적이 있다.
도 1a 및 도 1e는 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정별 단면도.
[도면부호의설명]
21 : 반도체기판 23 : 유전율막
25 : 트렌치 27 : 금속층
27a : 금속배선 29 : 패시베이션막
31 : 콘택홀 33 : 금속층배선
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은, 반도체기판상에 금속간 유전율막을 형성하는 단계;
상기 금속간 유전율막내에 트렌치를 형성하는 단계;
상기 트렌치내에 금속배선을 형성하는 단계;
상기 금속배선을 포함한 유전율막상에 패시베이션막을 형성하는 단계;
상기 패시베이션막과 상기 금속배선간 유전율막내에 콘택홀을 형성하는 단계; 및
상기 콘택홀내에 금속층패턴을 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 1a 및 도 1e는 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정별 단면도이다.
본 발명에 따른 반도체소자의 제조방법은, 도 1a에 도시된 바와같이, 먼저 반도체기판(21)상에 금속간 유전율막(23)을 증착한후 상기 유전율막(23)을 선택적 으로 제거하여 금속배선 형성용 트렌치(25)를 형성한다.
그다음, 도 1b에 도시된 바와같이, 상기 트렌치(25)를 포함한 금속간 유전율막(23)상에 금속배선용 도전층(27)을 증착하여 상기 트렌치(25)를 매립한다.
이어서, 도 1c에 도시된 바와같이, 상기 도전층(27)을 CMP 또는 전면식각에 의해 평탄화시켜 상기 콘택홀(25)내에 금속배선 (27a)을 형성한다.
그다음, 상기 금속배선(27a)을 포함한 상기 금속간 유전율막(23)상에 패시 베이션막(29)을 증착한다.
이어서, 상기 금속배선(27a)사이에 콘택홀을 형성하기 위해 상기 패시베이션 막(29)상에 감광물질을 도포한후 이를 노광 및 현상공정을 거쳐 선택적으로 제거하여 감광막패턴(미도시)을 형성한다.
그다음, 도 1d에 도시된 바와같이, 상기 감광막패턴(미도시)을 마스크로 건식 또는 습식 식각에 의해 상기 패시베이션막(29)과 함께 상기 금속배선(27a)간 유전율막(23)을 선택적으로 제거하여 콘택홀(31)을 형성한다. 이때, 상기 콘택홀(31) 내에 금속층패턴을 형성하기 전에 장벽층을 형성하는 공정을 추가할 수도 있다.
이어서, 도면에는 도시하지 않았지만, 상기 금속배선간 유전율막(23)내에 형성된 콘택홀(31)을 포함한 패시베이션막(29)상에 금속층(미도시)을 형성하여 상기 콘택홀(31)을 매립한다. 이때, 상기 금속층은 열전도도가 우수한 Al, Au 또는 Cu 등을 사용한다. 또한, 상기 금속층은 450℃ 이하 온도에서 형성한다. 그리고, 상기 콘택홀내에 금속층을 매립한후 플라즈마 처리 또는 습식세정공정을 추가로 실시할 수도 있다.
그다음, 도 1e에 도시된 바와같이, 상기 금속층을 특정패턴에서만 잔존하고 실제 소자동작과 관여되는 배선과의 영향이 없도록 고립시키기 위해 에치백, 즉 감광막을 도포하는 단계없이 식각을 진행하여 홀에 금속을 잔존시키는 방법 또는 기계적 화학적 연막을 진행하여 콘택홀에 금속을 잔존시키는 방법으로 선택적으로 제거하여 히트 싱크(heat sink)의 기능을 하는 금속층패턴(33)을 형성한다.
이러한 금속층 즉, 금속핀을 형성하여 소자 동작시 배선에 발생하는 주울 (joule)열을 용이하게 열손실(heat dissipation)될 수 있도록 하므로써 소자의 신뢰성 및 내구성을 향상시킨다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 제조방법에 의하면, 패시베이션 공정완료후 일부 패시베이션층을 식각한후 금속박막을 식각홀에 매립한후 일부 금속막을 잔존시켜 열방출을 용이하게 하여 반도체소자의 열적 기계적 안정성을 확보할 수 있다.
또한, 열방출이 용이하므로 인해 더 높은 전류밀도에서도 사용가능하므로 소자 미세화에 기여할 수 있다.
그리고, 소자 동작시에 발생되는 주울열 축적에 따른 저항 증가를 감소시키는데 기여할 수 있으며, 주울열에 의한 원자수송(atomic transport)를 감소시키는데 기여할 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (7)
- 반도체기판상에 금속간 유전율막을 형성하는 단계;상기 금속간 유전율막내에 트렌치를 형성하는 단계;상기 트렌치내에 금속배선을 형성하는 단계;상기 금속배선을 포함한 유전율막상에 패시베이션막을 형성하는 단계;상기 패시베이션막과 상기 금속배선간 유전율막내에 콘택홀을 형성하는 단계; 및상기 콘택홀내에 금속층패턴을 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 금속층패턴은 450℃ 이하 온도에서 형성하는 것을 특징으로하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 콘택홀내에 금속층패턴을 형성하기 전 단계로 장벽층을 형성하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 금속층패턴을 형성하는 단계는,상기 콘택홀을 포함한 패시베이션막상에 금속층을 형성하는 단계와,상기 금속층을 유전율막을 드러날 때까지만 식각하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 제조방법.
- 제4항에 있어서, 상기 콘택홀내에 금속층을 매립한후 플라즈마 처리 또는 습식세정공정을 추가로 실시하는 것을 특징으로하는 반도체소자의 제조방법.
- 제5항에 있어서, 상기 금속층 매립후 에치백공정 또는 CMP공정을 통해 평탄화시키는 것을 특징으로하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 금속층으로는 열전도도가 우수한 Al, Au 또는 Cu을 사용하는 것을 특징으로하는 반도체소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030046341A KR101006504B1 (ko) | 2003-07-09 | 2003-07-09 | 반도체소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030046341A KR101006504B1 (ko) | 2003-07-09 | 2003-07-09 | 반도체소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050006502A true KR20050006502A (ko) | 2005-01-17 |
| KR101006504B1 KR101006504B1 (ko) | 2011-01-07 |
Family
ID=37220303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030046341A KR101006504B1 (ko) | 2003-07-09 | 2003-07-09 | 반도체소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101006504B1 (ko) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5476817A (en) * | 1994-05-31 | 1995-12-19 | Texas Instruments Incorporated | Method of making reliable metal leads in high speed LSI semiconductors using both dummy leads and thermoconductive layers |
| JPH11307633A (ja) * | 1997-11-17 | 1999-11-05 | Sony Corp | 低誘電率膜を有する半導体装置、およびその製造方法 |
| KR20000027568A (ko) * | 1998-10-28 | 2000-05-15 | 김영환 | 반도체 소자의 금속 배선 구조 |
| KR100283110B1 (ko) * | 1998-12-28 | 2001-04-02 | 김영환 | 반도체소자의 금속배선 형성방법 |
-
2003
- 2003-07-09 KR KR1020030046341A patent/KR101006504B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR101006504B1 (ko) | 2011-01-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6020266A (en) | Single step electroplating process for interconnect via fill and metal line patterning | |
| US7781892B2 (en) | Interconnect structure and method of fabricating same | |
| JP2970757B2 (ja) | 金属スペーサを用いた相互接続およびその形成方法 | |
| JP2000003959A (ja) | 二重ダマシン型ビア・コンタクト構造を有する半導体装置およびその製造方法 | |
| KR100393967B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| JP2001176965A (ja) | 半導体装置及びその製造方法 | |
| TW202145482A (zh) | 電路 | |
| KR101006504B1 (ko) | 반도체소자의 제조방법 | |
| KR20050071027A (ko) | 반도체 소자의 듀얼 다마신 배선 형성 방법 | |
| KR20010009036A (ko) | 반도체장치의 배선 및 그 연결부 형성방법 | |
| KR100268900B1 (ko) | 반도체소자의금속배선및그형성방법 | |
| JPH11186274A (ja) | デュアル・ダマスク技術 | |
| KR100295141B1 (ko) | 반도체소자의금속배선층형성방법 | |
| KR100578223B1 (ko) | 반도체소자의 듀얼대머신 형성방법 | |
| KR20040057517A (ko) | 듀얼 다마신 패턴 형성 방법 | |
| JP2000260864A (ja) | 半導体装置及びその製造方法 | |
| KR100866121B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100268899B1 (ko) | 반도체소자의금속배선및그형성방법 | |
| KR100430558B1 (ko) | 반도체 소자의 금속 배선 형성방법 | |
| KR20000056852A (ko) | 집적회로 내의 금속 상호연결 구조의 제조 방법 | |
| KR100546159B1 (ko) | 금속 배선 형성 방법 | |
| KR20030002942A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR20060039571A (ko) | 금속 배선 형성 방법 | |
| KR20050090913A (ko) | 반도체 장치의 배선 형성방법 | |
| KR100720530B1 (ko) | 반도체 소자의 금속배선 및 그의 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20131118 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20141119 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20151118 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20161118 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20171117 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20181120 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20191119 Year of fee payment: 10 |