KR100546159B1 - 금속 배선 형성 방법 - Google Patents

Abstract

본 발명의 금속 배선 형성 방법은 콘택 홀 또는 비아 홀을 형성하고 텅스텐으로 홀을 채울 때 텅스텐 증착 후에 평탄화 공정을 수행하지 않고 마스크 패턴에 의해 에칭 공정으로 수행하여 콘택 홀 또는 비아 홀 보다 넓게 홀 상부에 텅스텐 패턴을 남김으로써 텅스텐 플러그의 충분한 면적이 배선과 접촉하도록 하여 공정 마진 및 저항 특성을 향상시킬 수 있다.

Description

금속 배선 형성 방법{A method for Forming Metal Line}

도 1 은 종래 기술의 다층 배선 구조를 보인 단면도.

도 2 는 본 발명에 따른 기판 위에 콘택 또는 비아 홀을 형성한 단면도.

도 3 은 도 2의 단면도에서 배리어 막을 형성한 단면도.

도 4 는 도 3의 단면도에서 텅스텐 층을 도포한 단면도.

도 5 는 도 4의 단면도에서 배선용 메탈 마스크 패턴을 증착한 단면도.

도 6 은 도 5의 단면도에서 배선용 메탈 마스크 패턴에 의해 에칭한 후의 단면도.

도 7 은 도 6의 단면도에서 배리어 막을 형성한 후 알루미늄 층을 도포한 단면도.

도 8 은 도 7의 단면도에서 알루미늄 라인 패턴을 형성한 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

10 : 기판(sub-layer) 12 : PMD/IMD 층

13 : 비아 또는 콘택 홀 14 : 배리어 막

15 : 텅스텐 층 15a : 플러그

16 : 젖음층 17 : 알루미늄

18 : 아크 층(Arc layer) 19 : 배선용 메탈 마스크 패턴

본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 보다 상세하게는 텅스텐으로 비아 홀은 콘택 홀을 채운 후 홀 윗부분의 배선이 지나가는 일부 영역을 남겨 텅스텐 플러그의 충분한 면적이 배선과 연결되도록 하며 공정 마진 및 저항 특성을 향상시킬 수 있는 금속 배선 형성 방법에 관한 것이다.

반도체 공정 중에서 다층 배선막 사이를 연결하는 비아 또는 콘택은 텅스텐 막으로 채워지고 이를 완전히 평탄화시킨 후 다음 배선 층이 형성된다.

도 1은 종래 기술에 따른 다층 배선 구조를 보인 단면도이다.

이에 도시된 바와 같이, 기판(sub-layer)(1) 위에 PMD/IMD층(2)을 형성한 후 비아 또는 콘택 홀에 배리어 막(4)을 형성하고, 그 비아 또는 콘택 홀을 텅스텐(5)으로 채운다.

이후 평탄화 작업을 통해 텅스텐 플러그를 형성한다.

이후에 알루미늄 젖음층(Al wetting layer)(6)을 형성하고, 알루미늄 층(7)을 증착한 후 아크 층(Arc layer)을 도포하고 패턴에 의해 알루미늄 배선을 형성한다.

반도체 메모리 소자가 고집적화됨에 따라, 비아 홀의 크기 감소와 금속 배선의 선폭 감소로 배선 패턴 형성 시 마스크와 에칭의 오버랩 마진이 점점 작아지게 되었다.

특히 일부 배선 영역에서 비아 혹은 콘택 홀 위의 금속 배선이 공정 마진이 작아짐에 따라 텅스텐으로 채워진 홀의 일부분이 배선 옆으로 노출되기도 한다.

이러한 경우 노출된 만큼의 면적이 저항의 손실이 되므로 전체 반도체 소자의 성능을 저하시키는 문제점이 발생하였다.

이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 텅스텐으로 비아 혹은 콘택 홀을 채운 후 윗 부분의 배선이 지나가는 일부 영역을 남겨둠으로써 텅스텐 플러그의 충분한 면적이 배선과 접촉하도록 하여 공정 마진 및 저항 특성을 향상시킬 수 있는 금속 배선 형성 방법을 제공하는 것이다.

상기 목적을 달성하기 위한 본 발명의 금속 배선 형성 방법은,
반도체 기판을 식각하여 홀을 형성하는 단계와,
텅스텐 증착을 위한 클리닝 공정을 수행한 후 상기 홀을 매립하도록 반도체 기판 전면에 소정 두께의 배리어막 및 텅스텐 층을 증착하는 단계와,
상기 텅스텐 층 상부에 홀 영역을 정의하는 마스크 패턴을 형성하는 단계와,
상기 마스크 패턴을 식각 마스크로 상기 텅스텐 층을 식각하는 단계와,
금속 배선층을 형성하는 단계와,
상기 금속배선층을 식각하여 금속배선을 형성하는 단계
를 포함하여 이루어지는 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 2는 본 발명에 따른 금속 배선을 형성하기 위해 기판(sub-layer)(10) 위에 PMD/IMD 층에 의해 비아(via) 또는 콘택 홀(13)을 형성한 단면도이다.

이어서, 도 3에 도시된 바와 같이, 홀(13)을 포함한 기판(10) 전면에 소정 두께의 배리어 막(14)을 증착하고, 도 4에 도시된 바와 같이, 텅스텐 층(15)을 증착하여 홀을 채운다.

이때, 텅스텐 층(15)은 콘택홀(13)을 포함한 기판(10) 전면에 형성한다.

텅스텐 층(15)의 증착 후 평탄화 공정 대신 도 5에 도시된 바와 같은 텅스텐 층(15) 상부에 배선을 형성하기 위한 마스크 패턴(19)을 형성하여 도 6에 도시된 바와 같이 홀위의 플러그(15a)가 홀(13)의 선폭보다 넓게 형성되도록 에칭한다. 상기 플러그(15a)를 오버 홀 텅스텐 플러그(over hall tungsten plug)라 한다.

이어서, 도 7에 도시된 바와 같이 알루미늄 젖음층(16)을 도포한 후 알루미늄 층(17)을 증착한다. 이때, 배선의 평탄화를 위하여 알루미늄 층(17) 증착 시 고온에서 플로우(flow)시켜 준다.

이후에 아크 층(arc layer)(18)을 증착하고, 도 8에 도시된 바와 같이 배선 마스크 패턴에 의해 에칭 작업으로 배선 패턴을 형성한다.

이어서 절연막을 증착하고 평탄화 과정을 거쳐 다시 비아 홀 형성 후 다시 상기한 과정을 반복하여 다층 배선 구조를 형성한다.

이와 같은 공정을 통하여 텅스텐 층(15)을 비아 또는 콘택 홀을 채우고 홀 윗부분에 배선이 지나가는 영역에 플러그(15a)를 형성함으로써, 텅스텐 플러그의 충분한 면적이 배선과 접촉하도록 하여 공정 마진 및 저항 특성을 향상시킬 수 있 다.

이상에서 살펴본 바와 같이, 본 발명의 금속 배선 형성 방법은, 비아 또는 콘택 홀의 면적보다 넓은 면적의 패턴을 비아 또는 콘택 홀 위에 형성함으로써 메탈과 텅스텐이 접촉하는 면적이 증가함에 따라 미스얼라인(misalign)이 발생하여 텅스텐으로 채워진 홀의 일부분이 노출된 만큼 어긋나게 되는 경우에도 충분한 접촉 면적을 유지할 수 있기 때문에 공정 마진을 확보할 수 있고, 저항의 손실이 발생되지 않을 수 있기 때문에 반도체 메모리 소자 특성의 성능을 향상시킬 수 있는 효과가 있다.

또한, 텅스텐 층을 평탄화 하기 위한 공정이 불필요하게 되어 텅스텐 층의 증착 두께를 낮출 수 있는 효과가 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (3)

1. 반도체 기판을 식각하여 홀을 형성하는 단계와,

   텅스텐 증착을 위한 클리닝 공정을 수행한 후 상기 홀을 매립하도록 반도체 기판 전면에 소정 두께의 배리어막 및 텅스텐 층을 증착하는 단계와,

   상기 텅스텐 층 상부에 홀 영역을 정의하는 마스크 패턴을 형성하는 단계와,

   상기 마스크 패턴을 식각 마스크로 상기 텅스텐 층을 식각하는 단계와,

   금속 배선층을 형성하는 단계와,

   상기 금속배선층을 식각하여 금속배선을 형성하는 단계

   를 포함하여 이루어지는 것을 특징으로 하는 금속 배선 형성 방법.
2. 제 1 항에 있어서,

   상기 마스크 패턴은 상기 홀의 선폭보다 넓게 형성하는 것을 특징으로 하는 금속 배선 형성 방법.
3. 삭제

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