KR0155826B1 - 전기 도금법을 이용한 금속배선 방법 및 그 배선 장치 - Google Patents

전기 도금법을 이용한 금속배선 방법 및 그 배선 장치 Download PDF

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Abstract

신규한 반도체장치의 금속배선층 형성장치 및 그장치를 이용하여 대량의 웨이퍼를 가공할 수 있는 방법이 개시되어 있다. 그 위에 절연막이 형성되어 있는 반도체 기판 상에 콘택홀이 형성될 부위를 정의한 다음, 알루미늄 금속을 전해 용액의 전해질로 사용하고 절연막위에 콘택 패턴이 정의 되어 있는 반도체 기판을 한쪽 단자로, 이온화 경향이 큰 금속을 다른 한쪽 단자로 사용한다. 상기 반도체 기판 단자와 상기 이온화 경향이 큰 금속 단자를 알루미늄이 용해되어 있는 전해용액에 담그고, 이 두 단자 사이에 직류 발생기나 펄스 발생기를 전기적으로 연결하고 전압을 가하여 반도체장치의 금속 배선층을 형성할 수 있는 반도체 장치의 금속 배선층 형성 장치 및 그 장치을 이용한 형성방법을 제공한다. 본 발명에 따르면, 5 이상의 고 어스펙트 비를 갖는 금속 콘택에서도 사용할 수 있으며, 고집적에서도 텅스텐 대신에 알루미늄을 사용할 수 있는 반도체 장치의 배선방법을 얻을 수 있다. 또한 상기 장치와 방법을 이용하였을때 알루미늄 이온이 실리콘 기판으로 부터 증착되어 감으로 보이드(void)가 형성될 우려가 없고 다량의 웨이퍼를 동시에 대량 가공(process)할 수 있는 커다란 잇점도 얻게 된다.

Description

전기 도금법을 이용한 금속 배선방법 및 그 배선 장치
제1도(a)는 어스펙트 비 5 이상이 되는 금속 콘택 및 배선을 갖는 2층 배선의 메모리 장치 일부 단면도.
제1도(b)는 어스펙트 비가 줄여진 금속 콘택 및 배선을 갖는 3층 배선의 메모리 장치 일부 단면도.
제2도(a) 내지 제1도(e)도는 종래방법에 의한 반도체장치의 금속배선층 형성방법을 설명하기 위한 단면도들.
제3도는 본 발명에 의한 반도체장치의 금속배선층 형성 장치의 제1실시예의 개략적 구조.
제4도는 본 발명에 의한 반도체장치의 금속배선층 형성 장치의 제2실시예의 개략적 구조.
본 발명은 반도체장치의 금속배선층 형성 방법에 관한 것으로, 특히 전기 도금 장치를 이용하여 금속 콘택홀의 매몰 및 금속배선층을 동시에 형성하는 반도체장치의 금속배선층 형성 장치 및 그 장치에 의한 금속배선층 형성방법에 관한 것이다.
메모리 소자에 있어서는 집적도가 매 3년을 주기로 4배씩 증가하여 왔으며 근래에 이르러 0.2㎛ 이하의 설계 규칙(Disign Rule)을 요구하는 1Gbit DRAM을 위한 포토 리소그래피 기술이 소개 되었다. 포토 리소그래피 기술에 있어서 기본적으로 해상력은 스테퍼 장비의 광원 파장과 개구수(Numerical Aperature)에 의해 제약되고 PSM(Phase Shift Mask) 및 변형 조명 기법을 포함한 초 해상기술의 발달에도 해상력 한계는 고집적 소자개발의 가장 큰 제약요인이 되었다. 그러나 화학기계폴리싱(Chemical Mechanical Polishing; 이하 CMP라 한다)를 이용한 평탄화 기술의 진보와 아울러 3층 금속 배선 기술의 등장으로 금속공정에 대한 리소그래피 측면에서의 제약요인이 상당히 완화되었다. 이러한 성과에도 불구하고 금속 콘택패턴은 고집적화가 진행될수록 더작고 더깊은 형태를 요구하게 되어 어스펙트 비(aspect ratio), 즉 콘택 넓이에 대한 깊이의 비가 크게 증가하게 되었다. 일례로 1Gbit DRAM의 경우 3층 배선 기술 사용시에도 금속 콘택에 요구되는 어스펙트 비는 5 이상이 된다.
이에 따라, 기존의 금속배선층 형성방법을 사용하는 경우, 비평탄화, 불량한 단차 도포성(step coverage), 잔류성 금속 단락, 낮은 수율, 및 신뢰성의 열화 등과 같은 문제점들이 발생하게 된다.
제1도(a) 내지 제1도(b)는 어스펙트 비 5 이상이 되는 금속 콘택 및 배선을 갖는 메모리 소자의 단면 일부이다. 참조 번호 1은 반도체 기판, 3은 제1금속막, 5는 제2금속막, 7은 제3금속막을 각각 나타낸다. 도시된 바와 같이 제1도(b)의 3층 배선을 사용할 경우는 제1도(a)의 2층 배선을 사용할 경우보다 어스펙트 비는 많이 줄일 수 있으나 공정 수가 증가하는 단점이 있다.
따라서, 이러한 문제점들을 해결하기 위한 종래의 배선기술로는 금속 콘택홀의 매몰과 금속배선층을 동시에 형성하는 소위, 이중-물결 무늬(Dual Damascene) 기술을 사용하고 있다.
제2도(a) 내지 제2도(e)는 종래의 이중-물결 무늬 기술에 의한 반도체장치의 금속배선층 형성방법을 설명하기 위한 단면도들이다.
제2도(a)를 참조하면, 소정의 단차물이 형성되어 있는 실리콘기판(10) 상에 절연층(12)을 형성한 후, 그 위에 층간절연막(14)으로서 산화막을 소정 두께로 증착한다. 이어서, 상기 결과물 상에 금속배선층을 형성하기 위한 제1포토레지스트 패턴(16)을 음각으로 형성한 후, 이를 마스크로 사용하여 상기 층간절연막(14)을 식각한다.
제2도(b)를 참조하면, 상기 제1포토레지스트 패턴(16)을 제거한 후, 결과물 상에 콘택홀을 형성하기 위한 제2포토레지스트 패턴(18)을 음각으로 형성한다. 이어서, 상기 제2포토레지스트 패턴(18)을 마스크로 사용하여 층간절연막(14) 및 절연층(12)을 식각한다.
제2도(c)를 참조하면, 상기 제2포토레지스트 패턴(18)을 식각한 후, 결과물 상에 티타늄(Ti) 및 질화티타늄(TiN)을 스퍼터링 방법 또는 CVD 방법으로 차례로 증착하여 오믹층(ohmic layer) 및 장벽층(20)을 형성한다.
제2도(d)를 참조하면, 상기 장벽층(20)이 형성된 결과물 상에 텅스텐을 CVD 방법에 의해 블랭킷으로 증착하여 텅스텐층(21)을 형성한다.
제2도(e)를 참조하면, 상기층간 절연막(14) 상부의 텅스텐층(21)을 CMP 방법으로 식각함으로써, 금속 콘택홀의 내부만을 텅스텐으로 매몰시킴과 동시에 텅스텐 배선을 형성한다.
상술한 종래의 이중-물결무늬 기술에 의한 금속배선층 형성방법에 의하면 다음과 같은 문제점들이 발생한다.
첫째, 금속 플러그로 사용되는 텅스텐의 비저항이 알루미늄보다 높기 때문에(알루미늄의 비저항은 2.7~3.3μΩ-㎝이고 텅스텐의 비저항은 5~6μΩ-㎝이다) 금속 배선의 속도가 지연된다.
둘째, 텅스텐의 경도(hardness)가 알루미늄의 경도보다 크며 상기 텅스텐을 수천Å 두께로 증착하기 때문에, CMP 방법으로 식각할 때 알루미늄에 비해 공정 소요시간이 길어지게 된다.
셋째, 텅스텐에 의한 공정방법은 그 자체로도 알루미늄 배선 공정에 비하여 고가이며 따라서 공정 비용 부담의 단점이 있다.
넷째, 텅세텐에 의한 공정 방법은 텅스텐의 표면이 매우 거칠어 후속 포토(photo) 공정시 난반사를 유발하여 메탈(metal)라인의 브리지(bridge) 혹은 나칭(notching)을 일으킬 위험이 있어 별도의 비반사 코팅(anti-reflecting coating) 공정을 추가해야 하는등 고밀도의 표면의 얻기 어려움과 추가 공정부담의 단점이 있다.
한편, 텅스텐 공정에 비하여 상대적으로 저렴한 알루미늄 공정은 지금까지는 알루미늄(Al)을 스퍼터링(sputtering) 방법으로 증착한 후 리플로우(reflow)하여 콘택홀을 매몰시키는 방법이 주로 이용되어 왔다. 하지만, 어느 정도의 어스펙트비까지 적용할 수 있을지는 미지수이며, 1Gbit급 DRAM 이상의 고집적 반도체 장치에서는 적용하기가 힘들 것으로 예측되고 있다. 또한, 알루미늄은 실리콘과 직접 접촉할 때 힐록(hillock) 등의 계면 반응이 일어나므로 이를 방지하기 위한 버퍼층(buffer layer)으로서 티타늄/질화티타늄층(Ti/TiN)을 형성하는 것이 필수적이다. 따라서 상기 버퍼층 역시 충분한 단차 도포성(step coverage)을 가지도록 증착되어야 하지만, 현재의 스퍼터링 기술로는 힘든 것으로 알려져 있으며 상기 층을 CVD 방법으로 형성하는 기술 또한 아직은 개발이 미진한 실정이다.
따라서, 본 발명의 목적은 상술한 종래방법의 문제점들을 해결하고 5 이상의 고 어스펙트 비를 갖는 금속 콘택에서도 사용할 수 있으며 고집적에서도 텅스텐 대신에 알루미늄을 사용할 수 있는 전기 도금법을 이용한 반도체장치의 금속배선층 형성 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 금속배선층 형성 장치에 의한 전기 도금법을 이용한 반도체 장치의 배선방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은 알루미늄 금속을 전해 용액의 전해질로 사용하고 절연막위에 콘택 패턴이 정의 되어 있는 반도체 기판을 한쪽 단자로, 이온화 경향이 큰 금속을 다른 한쪽 단자로 사용한다. 상기 반도체 기판 단자와 상기 이온화 경향이 큰 금속 단자를 알루미늄이 용해되어 있는 전해 용액에 담그고, 이 두 단자 사이에 직류 발생기나 펄스 발생기를 전기적으로 연결하여 전기 도금법을 이용할 수 있는 반도체장치의 금속배선층 형성 장치를 제공한다.
상기 다른 목적을 달성하기 위하여 본 발명은, 절연막이 형성되어 있는 반도체 기판에서, 상기 절연막상에 포토 공정을 통해 금속 콘택홀 식각 패턴을 형성하여 층간 산화막(Oxide interlayer)을 식각하고 이에 따라 금속 콘택홀이 형성될 부위를 정의하는 단계;
상기 실리콘 기판을 전선을 통해 직류(DC) 혹은 펄스(Pulse) 발생기(generator)에 연결하고 알루미늄 이온이 용해된 전해액에 담그는 단계;
실리콘 기판 자체를 하나의 전극으로 하며 반대 전극으로서는 이온화 경향이 큰 백금(Pt)을 이용하는 단계;
펄스, 혹은 직류 발생기를 통해 전압을 가함으로서 전해액 속에 용해되어 있던 알루미늄 이온이 금속 콘택 부위에 증착되는 단계; 및
상기 결과물인 금속 콘택 플러그가 형성되고 금속막이 입혀진 반도체 기판을 금속배선이 형성되도록 패터닝하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 금속배선층 형성방법을 제공한다.
이와같이 전기 도금법에 의해 금속 배선 및 콘택 플러그 형성 방식은 알루미늄 금속이 실리콘 기판으로 부터 증착되어 가므로 금속 배선과 콘택 플러그가 동시에 형성될 뿐만아니라 용액에 의한 증착 방식이라 보이드(void)가 형성될 우려가 없다. 또한, 다량의 웨이퍼를 동시에 전해액에 담는 방법으로 대량 가공(process)할 수 있는 경제적 잇점이 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
제3도는 본 발명에 의한 반도체장치의 금속배선층 형성 장치의 제1실시예의 개략적 구조를 보인다.
구체적으로, 층간 절연막(62a)상에 콘택 패턴이 정의 되어 있는 반도체 기판(60)을 한쪽 단자로, 이온화 경향이 큰 금속인 백금(Pt:80)을 다른 한쪽 단자로 사용한다. 상기 반도체 기판 단자와 상기 이온화 경향이 큰 백금 단자를 알루미늄 금속이 용해되어 있는 전해용액(65)에 담그고, 이 두 단자 사이에 직류 발생기나 펄스 발생기(83)를 전기적으로 연결하여 전기 도금법을 이용할 수 있는 반도체장치의 금속배선층 형성 장치를 구성한다.
제4도는 본 발명에 의한 반도체장치의 금속배선층 형성 장치의 제2실시예의 개략적 구조를 보인다.
다수의 반도체 웨이퍼를 지지하여 일정 간격으로 띄우고 웨이퍼 전체가 같은 극성을 갖도록 각 웨이퍼를 전기적으로 상호 연결하여 한 단자(100)로 뽑아낸다. 상기 전체 웨이퍼에서 뽑아낸 한단자를 직류 또는 펄스 발생기(113)에 전기적으로 연결 시킨다. 상기 일정 간격으로 띄어진 웨이퍼 전체에 모두 동일한 효과를 나타낼 수 있도록 웨이퍼 단자와 반대 극성을 갖는 전해 단자(120)를 위치시킨다. 상기 전해 단자는 이온화 경향이 큰 백금을 사용하는 것이 바람직하다. 상기 전해 단자를 직류 또는 펄스 발생기에 전기적으로 연결 하여 회로구성을 완성하고, 상기 반도체 웨이퍼 전체와 금속 전해 단자를 알루미늄이 용해된 전해용액(105)에 담근 배치로 다량의 웨이퍼를 동시에 가공할 수 있도록 한다.
상기 전해 단자는 제4도에서는 전체 웨이퍼에 수직한 위치에 넓은판으로 하부쪽에 배치 시켰으나, 웨이퍼 전체에 동일한 효과를 나타낼 수 있는 상기 전해 단자의 형상과 위치는 여러 가지로 실시 할 수 있음은 물론이다.
한편, 제3도에 도시된 장치를 사용하여 반도체 장치의 금속배선층 형성방법을 예시하면 다음과 같다.
층간 절연막(62)이 형성되어 있는 반도체기판(60)을 포토 공정을 통해 콘택홀 패턴을 형성하고 층간 절연막(62a)을 식각하여 콘택홀이 형성될 부위를 정의하는 단계를 갖는다.
층간 절연막이 식각된 실리콘 기판(60)을 전선을 통해 직류(DC) 혹은 펄스(Pulse) 발생기(generator:83)의 일측 단자에 연결하고 알루미늄 이온을 용해된 전해용액(65)에 담그는 단계를 갖는다.
상기의 전해용액에 담근 실리콘 기판(60) 자체를 하나의 전극으로 취급하고 반대 전극으로서는 이온화 경향이 큰 백금(Pt)을 전해 단자로 활용하여 이를 상기 펄스 발생기(83)의 타측 단자에 연결한다. 직류 또는 펄스 발생기(83)를 통해 실리콘 기판(60)과 백금(80) 단자에 전압을 가함으로서 전해액 속에 용해되어 있던 알루미늄 이온(65)이 층간 절연막(62a)의 식각된 부위인 메탈 콘택 부위에 증착하게 된다.
본 발명에 따르면, 5 이상의 고 어스펙트 비를 갖는 금속 콘택에서도 사용할 수 있으며, 고집적에서도 텅스텐 대신에 알루미늄을 사용할 수 있는 반도체장치의 금속배선층 형성 장치 및 상기 금속배선층 형성 장치에 의한 반도체 장치의 배선방법을 얻을 수 있다. 또한 상기 장치와 방법을 이용하였을때 알루미늄 이온이 실리콘 기판으로 부터 증착되어 감으로 보이드(void)가 형성될 우려가 없다. 또한, 제4도에 예시된 바와 같이 다량의 웨이퍼를 동시에 가공(process)할 수 있는 잇점도 얻게 된다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (10)

  1. 절연막위에 콘택 패턴이 정의되어 있는 반도체기판 상에 전기 도금법을 이용한 금속배선층을 형성하는 장치에 있어서, 상기 절연막위에 콘택 패턴이 정의 되어 있는 반도체 기판을 한쪽 단자로, 이온화 경향이 큰 금속을 다른 한쪽 전해 단자로 사용하고, 상기 반도체 기판 단자와 상기 이온화 경향이 큰 금속 전해 단자를 알루미늄이 용해되어 있는 전해용액에 담그고, 이 두 단자 사이에 직류 발생기나 펄스 발생기를 전기적으로 연결하여 반도체 장치의 금속배선층을 형성할 수 있는 반도체장치의 금속배선층 형성 장치.
  2. 제1항에 있어서, 상기 전해용액에 용해되어있는 전해질을 알루미늄 이온 대신에 반도체 장치의 금속 배선층으로 쓸 수 있고 전기 도금법으로 증착할 수 있는 알루미늄 이외의 금속을 전해 용액의 전해질로 사용하는 것을 특징으로 하는 반도체 장치의 금속배선층 형성 장치.
  3. 제1항에 있어서, 상기 이온화 경향이 큰 금속 전해 단자가 백금으로 구성된 것을 특징으로하는 반도체 장치의 금속 배선층 형성 장치.
  4. 반도체 기판위의 절연막 상에 콘택 패턴이 형성된 다수의 반도체 웨이퍼를 지지하여 일정 간격으로 띄우고 웨이퍼 전체가 같은 극성을 갖도록 각 웨이퍼를 전기적으로 상호 연결하여 한 단자로 뽑아내며, 상기 전체 웨이퍼에서 뽑아낸 한단자를 직류 또는 펄스 발생기의 일측에 전기적으로 연결하고, 상기 일정 간격으로 띄어진 웨이퍼 전체에 모두 균일한 효과를 나타낼 수 있도록 위치된 이온화 경향이 큰 금속으로 구성된 전해 단자를 상기 직류 또는 펄스 발생기의 타측에 전기적으로 연결하여 회로구성을 완성하고, 상기 반도체 웨이퍼 전체와 금속 전해 단자를 알루미늄이 용해된 전해용액에 담근 배치로 다량의 웨이퍼를 동시에 가공하는 것을 특징으로 하는 반도체장치의 금속배선층 형성 장치.
  5. 제4항에 있어서, 상기 전해용액에 용해되어있는 전해질을 알루미늄 이온 대신에 반도체 장치의 금속 배선층으로 쓸 수 있고 전기 도금법으로 증착할 수 있는 알루미늄 이외의 금속을 전해 용액의 전해질로 사용하는 것을 특징으로 하는 반도체 장치의 금속배선층 형성 장치.
  6. 제4항에 있어서, 상기 전해 단자는 이온화 경향이 큰 백금을 사용하는 것을 특징으로하는 반도체장치의 금속배선층 형성 장치.
  7. 제4항에 있어서, 상기 금속 전해 단자는 전체 웨이퍼에 수직한 위치에 넓은판으로 하부쪽에 배치하여 웨이퍼 전체에 균일한 효과를 나타낼 수 있는 반도체장치의 금속배선층 형성 장치.
  8. 절연막이 형성되어 있는 반도체기판 상에 전기 도금법을 이용한 금속배선층을 형성하는 방법에 있어서, 상기 절연막에 콘택홀이 형성될 부위를 정의하는 단계; 상기 실리콘 기판을 전선을 통해 직류 혹은 펄스(Pulse) 발생기(generator)에 연결하고 알루미늄 이온이 용해된 전해용액에 담그는 단계; 상기 실리콘 기판 자체를 하나의 전극으로 하며 반대 전극으로서는 이온화 경향이 큰 백금(Pt)을 전해용액에 담그는 단계; 상기 실리콘 기판과 상기 백금단자에 전선으로 연결된 펄스 및 직류 발생기중 어느하나를 통해 전압을 가함으로서 전해액 속에 용해되어 있던 알루미늄 이온이 금속 콘택 부위에 증착되는 단계; 및 상기 결과물인 금속 콘택 채움과 금속막이 입혀진 반도체 기판을 금속배선이 형성되도록 패터닝 하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 금속배선층 형성방법.
  9. 제8항에 있어서, 상기 전해용액에 용해되어있는 전해질을 알루미늄 이온 대신에 반도체 장치의 금속 배선층으로 쓸 수 있고 전기 도금법으로 증착할 수 있는 알루미늄 이외의 금속을 전해 용액의 전해질로 사용하는 반도체 장치의 금속배선층 형성 방법.
  10. 제8항에 있어서, 상기 백금 전해단자대신에 이온화 경향이 큰 다른 금속 단자 중 어느 하나를 사용하여 전해단자로 실시하는 것을 특징으로 하는 반도체장치의 금속배선층 형성방법.
KR1019950014833A 1995-06-05 1995-06-05 전기 도금법을 이용한 금속배선 방법 및 그 배선 장치 KR0155826B1 (ko)

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