KR20000043909A - 반도체 소자의 금속배선 형성 방법 - Google Patents

반도체 소자의 금속배선 형성 방법 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 금속배선 방법에 관한 것이다.
2. 발명이 해결하고자 하는 기술적 과제
본 발명은 전기도금 방법에 의해 선택적으로 반도체 기판상에 구리를 증착시켜 중금속 오염 등의 문제를 해결하고자 한다.
3. 발명의 해결 방법의 요지
본 발명은 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판상에 장벽 금속층 및 산화막을 순차적으로 형성하는 단계와; 상기 산화막을 식각하여 상기 장벽 금속층의 선택된 영역이 노출되도록 산화막 패턴을 형성하는 단계와; 전기분해 공정을 통해 상기 산화막 패턴 사이의 노출된 장벽 금속층상에 구리층을 식각하는 단계와; 상기 산화막 패턴을 제거한 후, 상기 구리층을 마스크로 이용하여 노출된 장벽 금속층을 식각하는 단계와; 상기 구리층을 포함하는 전체 구조상에 확산 방지막 및 절연막을 순차적으로 형성하는 단계를 포함하여 이루어진다.
4. 본 발명의 주요한 용도
0.15 ㎛ 디자인 룰 이상의 반도체 소자에서의 금속배선을 형성하는 방법.

Description

반도체 소자의 금속배선 형성 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 더욱 상세히는 전기도금 방법에 의해 선택적으로 반도체 기판상에 구리를 증착시켜 패터닝할 수 있는 반도체 소자의 금속배선 형성 방법에 관한 것이다.
최근에, 구리를 이용한 금속배선 형성 방법은 상감(damascene) 방법을 주로 사용한다. 상감 방법은 산화막으로 패턴을 형성하고, 패턴 사이의 갭(gap)에 장벽 금속층(barrier metal)을 형성한 후, 구리를 이용하여 충분히 매립한다. 이후, 금속 화학적 기계적 연마 공정(Matal CMP)을 통해 산화막 패턴 상부의 구리를 제거한 후, 다시 산화막을 형성하는 방법이다. 이러한 종래의 금속배선 형성 방법을 도 1에 도시하였다.
도 1(a) 내지 도 1(d)는 상감 방법을 이용한 종래의 금속배선 형성 방법을 순차적으로 나타낸 단면도이다.
도 1(a)를 참조하여 설명하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(1)상에 제 1 산화막(2)을 형성한 후, 감광막 패턴을 이용한 식각 공정을 통해 제 1 산화막 패턴(2)을 형성한다.
도 1(b)를 참조하여 설명하면, 상기 제 1 산화막 패턴(2)을 포함하는 반도체 기판(1)상에 접합부 스파이킹(junction spiking) 방지를 위한 장벽 금속층(3)을 형성한 후, 상기 제 1 산화막(2) 사이의 갭이 충분히 매립되도록 상기 장벽 금속층(3)을 포함하는 반도체 기판(1)상에 스퍼터링 증착 방법(Sputtering Deposition)에 의한 구리층(4)을 형성한다. 이후, 고온에서 구리층(4)을 리플로우(reflow) 시킨다.
도 1(c) 및 도 1(d)를 참조하여 설명하면, 화학적 기계적 연마 공정(CMP)을 통해 상기 구리층(4) 및 제 1 산화막 상부의 장벽 금속층(3)을 연마한 후, 제 2 산화막을 형성한다.
상기의 종래 금속배선 형성 방법은 제거된 구리의 환경오염적인 측면과 갭을 구리로 매립하는 과정에서 리플로우(reflow) 공정으로의 추가로 인한 열적 버지트(thermal budget) 등의 문제를 야기할 수 있으며, 구리층 상부에는 구리 확산 방지막이 없으므로 취약한 구조가 되는 문제점이 발생되었다.
따라서, 본 발명의 목적은 상기한 문제점을 해결하기 위해 장벽 금속층을 전극으로 사용한 전기 도금 방법으로 구리를 원하는 부위만 증착시켜 패터닝하므로서, 요구되어 지는 두께로 균일하고 정확하게 증착시킬 수 있어 종래의 금속 기계적 화학적 연마 공정(CVD) 및 구리 리플로우(reflow) 공정을 줄일 수 있고, 구리 확산 방지막으로 구리층을 완전히 고립시키므로서 구리 확산을 방지할 수 있는 반도체 소자의 금속배선 형성 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 금속배선 형성 방법은 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판상에 장벽 금속층 및 산화막을 순차적으로 형성하는 단계와; 상기 산화막을 식각하여 상기 장벽 금속층의 선택된 영역이 노출되도록 산화막 패턴을 형성하는 단계와; 전기분해 공정을 통해 상기 산화막 패턴 사이의 노출된 장벽 금속층상에 구리층을 식각하는 단계와; 상기 산화막 패턴을 제거한 후, 상기 구리층을 마스크로 이용하여 노출된 장벽 금속층을 식각하는 단계와; 상기 구리층을 포함하는 전체 구조상에 확산 방지막 및 절연막을 순차적으로 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1(a) 내지 도 1(d)는 상감 방법을 이용한 종래의 금속배선 형성 방법을 순차적으로 나타낸 단면도.
도 2(a) 내지 도 2(d)는 본 발명에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
1 및 11 : 반도체 기판 2, 5 및 13 : 산화막
3 및 12 : 장벽 금속층 4 및 14 : 구리층
15 : 질화막(구리 확산 방지막) 16 : 절연막
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 도 2(d)는 본 발명에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 단면도로서, 전기 도금에 의한 구리 증착 과정을 단계적으로 나타낸다.
도 2(a) 및 도 2(b)를 참조하여 설명하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(11)상에 장벽 금속층(12) 및 산화막(13)을 순차적으로 형성한 후, 상기 산화막(13)의 선택된 영역에 감광막 패턴을 이용한 식각 공정을 통해 상기 장벽 금속층(12)이 노출되도록 식각하여 산화막 패턴(13)을 형성한다. 상기 산화막 패턴(13)이 형성된 반도체 기판(11)을 황산구리 수용액에 담그고 장벽 금속층(12)에 음전하를 공급해서 노출된 장벽 금속층(12)상에 구리층(14)이 형성되도록 한다.
상기 장벽 금속층(12)은 구리 확산에 의한 접합부 스파이킹(junction spiking)이 발생되지 않도록 하기 위한 것으로서, 100 내지 500 Å 정도로 증착시켜 형성한다. 또한, 장벽 금속층을 구성하는 금속과 구리와의 흡착성을 고려하여 서로 다른 금속을 여러번 증착하므로서 장벽 금속층(12)을 형성한다. 상기 산화막(13)은 PE-SiH4, TEOS, SOG, 고밀도 플라즈마(High density Plasma) 등을 이용한 화학기상 증착법에 의해 증착시키려는 구리층(14)의 높이 만큼 성장시키는데, 보통 3000 내지 25000 Å의 두께로 형성된다. 그리고, 산화막 대신에 PSG, BPSG, FSG, 질화막(nitride) 등을 이용할 수 있다. 산화막 패턴(13)을 형성하기 위해 습식 및 건식 식각을 사용한다.
도 2(c) 및 도 2(d)를 참조하여 설명하면, 상기 산화막(13) 높이 만큼 성장된 상기 구리층(14)을 포함하는 전체 구조상에 선택적 식각 공정을 실시하고, 이로 인하여 산화막(13)이 식각되어 구리층(14) 만이 잔류된다. 상기 구리층(14)을 마스크로 이용하여 반도체 기판(11)이 노출되도록 장벽 금속층(12)을 식각한다. 상기 구리층(14)상에 구리의 확산 방지막으로 사용하기 위한 질화막(15)을 증착한 후, 상기 전체 구조상에 절연막(16)을 형성한다.
이때, 구리층(14)은 식각이 되지 않고 장벽 금속층(12) 만이 식각 되는 성질을 이용하여 장벽 금속층(12)만 선택적으로 식각할 수 있다. 상기 구리층(14)을 형성하기 위한 산화막(13) 식각 공정은 습식 또는 건식 식각 공정을 이용하고, 장벽 금속층(12)의 선택적 식각을 위해 습식 또는 건식 식각 공정을 이용한다. 그리고, 상기 질화막(15)은 LP 질화막, PE 질화막을 이용하고, 500 내지 1000Å의 두께로 형성한다. 또한, 절연막(16)은 산화막(oxide), PSG, BPSG, FSG를 사용하여 3000 내지 25000 Å의 두께로 형성한다.
상기에서, 구리층(14)을 형성하기 위한 메카니즘(mechanism)은 전기분해에 의한 전기 도금 방식인데, 하기 [화학식 1]에 의해 표기된다.
CuSO4+ 2H2O ↔ Cu2++ H2SO4+ 2OH-
상술한 바와 같이, 본 발명에 의하면 장벽 금속층을 전극으로 사용한 전기 도금 방법으로 구리를 원하는 부위만 증착시켜 패터닝하므로서, 요구되어 지는 두께로 균일하고 정확하게 증착시킬 수 있어 종래의 금속 기계적 화학적 연마 공정(CVD) 및 구리 리플로우(reflow) 공정을 줄일 수 있고, 구리 확산 방지막으로 구리층을 완전히 고립시키므로서 구리 확산을 방지할 수 있어 구리의 환경오염적인 측면과 열적 버지트(thermal budget) 등의 문제를 해결하고, 배선선폭의 조절도 용이하게 하는데 탁월한 효과가 있다.

Claims (8)

  1. 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판상에 장벽 금속층 및 산화막을 순차적으로 형성하는 단계와;
    상기 산화막을 식각하여 상기 장벽 금속층의 선택된 영역이 노출되도록 산화막 패턴을 형성하는 단계와;
    전기분해 공정을 통해 상기 산화막 패턴 사이의 노출된 장벽 금속층상에 구리층을 식각하는 단계와;
    상기 산화막 패턴을 제거한 후, 상기 구리층을 마스크로 이용하여 노출된 장벽 금속층을 식각하는 단계와;
    상기 구리층을 포함하는 전체 구조상에 확산 방지막 및 절연막을 순차적으로 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 장벽 금속층은 장벽 금속층을 구성하는 금속과 구리와의 흡착성을 고려하여 서로 다른 금속을 여러번 증착하여 형성하며, 100 내지 500 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  3. 제 1 항에 있어서,
    상기 산화막은 PE-SiH4, TEOS, SOG, 고밀도 플라즈마 중 어느 하나를 이용한 화학기상 증착법에 통해 3000 내지 25000 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  4. 제 1 항에 있어서,
    상기 산화막은 PSG, BPSG 및 FSG 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  5. 제 1 항에 있어서,
    상기 산화막 대신에 질화막을 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  6. 제 5 항에 있어서,
    상기 질화막은 50 내지 1000 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  7. 제 1 항에 있어서,
    상기 구리층은 황산 구리 용액을 사용하여 전기 도금된 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  8. 제 1 항에 있어서,
    상기 절연막은 산화막, PSG, BPSG 및 FSG 중 어느 하나를 사용하여 3000 내지 25000 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 구리 금속 배선 방법.
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KR (1) KR20000043909A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100424712B1 (ko) * 2001-09-03 2004-03-27 컴펙 매뉴팩춰링 컴퍼니 리미티드 기판 상에 고집적 및 초-미세 폭 라인들을 형성하는 방법
KR101136139B1 (ko) * 2003-04-28 2012-04-20 글로벌파운드리즈 인크. 후속 ｃｍｐ 공정의 공정 균일성 개선을 위한 패턴화된유전층에 대한 구리 전기도금 방법

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KR100424712B1 (ko) * 2001-09-03 2004-03-27 컴펙 매뉴팩춰링 컴퍼니 리미티드 기판 상에 고집적 및 초-미세 폭 라인들을 형성하는 방법
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