KR100499557B1 - 반도체소자의 배선 형성방법 - Google Patents

반도체소자의 배선 형성방법 Download PDF

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Abstract

구리배선의(111) 결정성장을 용이하게 하여 구리배선의 전기이동 특성을 향상시켜서 구리배선의 신뢰성을 향상시키기에 알맞은 반도체소자의 배선 형성방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 반도체소자의 배선 형성방법은 기판상에 층간절연막을 패터닝하여 트렌치를 형성하는 공정, 상기 트렌치 및 상기 층간절연막상에 베리어 메탈막을 형성하는 공정, 상기 베리어 메탈막상에 씨드 구리막을 형성하는 공정, 상기 씨드 구리막상에 물리적 기상 증착법으로 피브이디(PVD) 메탈막을 형성하는 공정, 상기 트렌치를 메우도록 상기 피브이디(PVD) 메탈막상에 전해도금 메탈막을 증착하는 공정, 상기 층간절연막이 드러나며 상기 트렌치내에만 남도록 메탈배선을 형성하는 공정을 포함함을 특징으로 한다.

Description

반도체소자의 배선 형성방법{method for fabricating the wire of semiconductor device}
본 발명은 반도체 소자에 대한 것으로, 특히 Cu(111) 결정성을 높여서 구리배선의 신뢰성을 향상시키기에 알맞은 반도체 소자의 배선 형성방법에 관한 것이다.
구리(Cu)배선 공정은 IC회로의 스케일 다운(Scale down)에 따라 사용이 불가피하였는데, 현재는 전해도금을 이용한 구리 배선공정이 실용화 단계에 있다.
구리 배선공정은 반응성 이온 에치(Reactive Ion Etch:RIE)방식으로 배선을 형성시키는 알루미늄(Al)공정과는 달리 듀얼 다마센(dual damascene)공정을 이용하여 절연막패턴을 형성시키고, 베리어 메탈을 증착한 후 구리 전해도금법으로 구리배선을 형성시킨다.
이때 구리 전해도금법으로 베리어 메탈위에 구리를 직접 증착하는 것이 불가능하기 때문에 씨드층(seed layer)으로써 구리를 얇게 증착(구리 씨드층 증착)한후에 전해도금법을 진행한다.
그러나 생산 기술 노드(technology node)가 0.13㎛이하에서는 이러한 물리적 기상 증착(Physical Vapor Deposition : PVD) 방식에 의한 구리 씨드층으로는 미세한 크기의 절연막 패턴 내부를 균일하게 증착시킬 수 없기 때문에 전해 도금법으로는 더 이상 구리 배선공정이 불가능하게 되었다.
그러나 최근들어 이를 해결하기 위한 방안으로 화학기상증착(Chemical Vapor Deposition:CVD)법 또는 무전해 도금법을 이용한 구리 씨드층의 형성에 대한 연구가 활발히 진행되고 있다.
이러한 방식을 이용하면 0.1㎛이하의 생산기술(technology)까지 구리 전해도금법으로 구리배선을 형성할 수 있다.
그러나 CVD법 또는 무전해 도금법으로 형성된 Cu막은 무질서한 방위를 갖기 때문에 그 위에 전해도금법으로 구리배선을 형성할 때 구리배선은 (111) 결정성장을 이루기가 어렵다.
이는 구리배선의 전기이동(Electro-Migration : EM) 특성에 악영향을 미치므로 Cu(111) 결정성을 향상시킬 수 있는 기술이 모색되어야 한다.
상기에 기술한 종래 반도체 소자의 배선 형성방법을 첨부 도면을 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1b는 종래 반도체소자의 배선 형성방법을 나타낸 공정단면도이다.
종래 반도체소자의 배선 형성방법은 도 1a에 도시한 바와 같이 실리콘기판(11)상에 화학기상 증착법으로 층간절연막(12)을 형성한다.
이후에 도면에는 도시되어 있지 않지만 층간절연막(12)상에 감광막을 도포하고, 노광 및 현상공정으로 감광막을 패터닝한 후, 패터닝된 감광막을 마스크로 층간절연막(12)을 식각해서 트렌치를 형성한다.
이와 같은 공정에 의해서 실리콘기판(11)의 일영역이 드러나게 된다.
다음에 도 1b에 도시한 바와 같이 층간절연막(11) 및 트렌치 표면에 물리적 기상 증착(PVD)법으로 베리어 메탈막(13)을 형성한다.
그리고 베리어 메탈막(13)상에 화학기상 증착법이나 무전해 도금법으로 씨드 구리막(14)을 형성한다.
이후에 전해도금(Electro-Plating;EP)법으로 트렌치를 메울 수 있도록 전면에 전해도금 구리막(15)을 형성한다.
다음에 도 1c에 도시한 바와 같이 화학적 기계적 연마 공정으로 전해도금 구리막(15)과 씨드 구리막(14)과 베리어 메탈막(13)을 층간절연막(12)이 드러나게 평탄화하여 트렌치내에 다층의 구리배선(16)을 형성한다.
상기와 같은 종래 반도체소자의 배선 형성방법은 다음과 같은 문제가 있다.
화학기상 증착법이나 무전해 도금법으로 형성된 씨드 구리막은 무질서한 방위를 갖기 때문에 이와 같이 형성된 씨드 구리막상에 전해도금법으로 구리막을 형성할 때 구리(Cu)막의 (111) 결정성장이 어렵게된다.
이에 따라서 구리막의 전기이동(Electro-migration) 특성이 악화되어서 구리배선의 신뢰성이 떨어진다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 구리배선의 (111) 결정성장을 용이하게 하여 구리배선의 전기이동 특성을 향상시켜서 구리배선의 신뢰성을 향상시키기에 알맞은 반도체소자의 배선 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명 반도체소자의 배선 형성방법은 기판상에 층간절연막을 패터닝하여 트렌치를 형성하는 공정, 상기 트렌치 및 상기 층간절연막상에 베리어 메탈막을 형성하는 공정, 상기 베리어 메탈막상에 씨드 구리막을 형성하는 공정, 상기 씨드 구리막상에 물리적 기상 증착법으로 피브이디(PVD) 메탈막을 형성하는 공정, 상기 트렌치를 메우도록 상기 피브이디(PVD) 메탈막상에 전해도금 메탈막을 증착하는 공정, 상기 층간절연막이 드러나며 상기 트렌치내에만 남도록 메탈배선을 형성하는 공정을 포함함을 특징으로 한다.
화학기상증착(Chemical Vapor Deposition:CVD)법 또는 무전해 도금법으로 형성된 구리(Cu)막은 매우 무질서한 구성(texture)을 갖는 것으로 알려져 있고, 그 위에 구리막을 전해도금할 경우에 전기이동(Elector-Migration : EM)특성에 유리한 Cu(111) 구성을 얻는 것이 매우 어렵다.
본 발명은 CVD법이나 무전해도금법으로 형성된 구리막 위에 다시 PVD법으로 Cu를 증착한 후 구리 전해도금하는 공정에 대한 것이다.
이하, 첨부 도면을 참조하여 본 발명 반도체소자의 배선 형성방법에 대하여 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체소자의 배선 형성방법을 나타낸 공정단면도이다.
본 발명 반도체소자의 배선 형성방법은 도 2a에 도시한 바와 같이 실리콘기판(21)상에 화학기상 증착법으로 실리콘산화막(SiO2)이나 저유전체(대략 유전상수:1~3)막을 증착하여 층간절연막(22)을 형성한다.
이후에 도면에는 도시되어 있지 않지만 층간절연막(22)상에 감광막을 도포하고, 노광 및 현상공정으로 감광막을 선택적으로 패터닝한 후, 패터닝된 감광막을 마스크로 층간절연막(22)을 식각해서 일라인 방향의 트렌치를 형성한다.
상기에서 트렌치는 싱글(single) 또는 듀얼(dual) 다마센(damascene) 공정을 이용한다.
이와 같은 공정에 의해서 실리콘기판(21)의 일영역이 드러나게 된다.
다음에 도 2b에 도시한 바와 같이 층간절연막(21) 및 트렌치 표면에 물리적 기상 증착(PVD)법이나 화학적 기상 증착법에 의해 베리어 메탈막(23)을 형성한다.
이때 베리어 메탈막(23)은 Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN 또는 WC와 같은 물질을 증착하여 형성한다.
그리고 베리어 메탈막(23)상에 화학기상 증착법이나 무전해 도금법으로 대략 10~1000Å 범위의 두께를 갖는 씨드(seed) 구리막(24)을 증착한다.
이후에 도 2c에 도시한 바와 같이 물리적 기상 증착(Physical Vapor Deposition:PVD)법으로 씨드 구리막(24)상에 대략 10~1000Å 범위의 두께를 갖는 피브이디 구리막(25)을 형성한다.
그리고 도 2d에 도시한 바와 같이 전해도금법을 이용하여 트렌치를 채우며 피브이디 구리막(25) 전면에 전해도금 구리막(26)을 증착한다.
이후에 도 2e에 도시한 바와 같이 전해도금 구리막(26)을 형성한 후에 24시간 이내에 열처리 공정을 진행한다.
이때 열처리 공정은 N2, Ar, H2 의 단독 기체 또는 N2+H2, Ar+H2, Ar+N2의 혼합기체를 사용한다.
그리고 열처리 공정은 급속 열처리(Rapid Thermal Process:RTP) 노(furnace)나 오븐 노(Oven furnace)에서 진행하는데, 급속 열처리 노에서는 250℃~500℃ 범위의 온도에서 1초~20분 동안 진행하고, 오븐 노(oven furnace)에서는 250℃~500℃ 범위의 온도에서 10초~30분 동안 진행한다.
다음에 화학적 기계적 연마공정으로 전해도금 구리막(26)과 피브이디 구리막(25)과 씨드 구리막(24)과 베리어 메탈막(23)을 평탄하게 연마하여 층간절연막(22)이 드러나도록 다층의 구리배선(27)을 형성한다.
상기에서 CVD법 또는 무전해도금법으로 형성된 씨드 구리막은 매우 무질서한 방위를 갖게 되지만, 그 위에 증착한 피브이디 구리막의 경우는 매우 강한 Cu(111) 결정성을 갖게 되므로 최종적인 전해도금 구리막은 강한 (111) 결정성을 나타내어 열처리 후 강한 (111) 결정성을 갖게된다.
상기와 같은 본 발명 반도체소자의 배선 형성방법은 다음과 같은 효과가 있다.
첫째, 씨드 구리막상에 Cu(111) 결정성이 좋은 피브이디 구리막을 형성한 후에 전해도금 구리막을 형성하므로 전해도금 구리막의 (111) 결정성을 향상시켜서 전자이동 특성이 좋은 신뢰성 있는 구리배선을 형성시킬 수 있다.
둘째, 전해도금법을 이용한 구리 배선 공정을 0.1㎛ 이하의 생산기술 노드(technology node)에 적용하기가 용이하다.
도 1a 내지 도 1b는 종래 반도체소자의 배선 형성방법을 나타낸 공정단면도
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체소자의 배선 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 실리콘기판 22 : 층간절연막
23 : 베리어 메탈막 24 : 씨드 구리막
25 : 피브이디 구리막 26 : 전해도금 구리막
27 : 구리배선

Claims (16)

  1. 기판상에 층간절연막을 패터닝하여 트렌치를 형성하는 공정,
    상기 트렌치 및 상기 층간절연막상에 베리어 메탈막을 형성하는 공정,
    상기 베리어 메탈막상에 씨드 구리막을 형성하는 공정,
    상기 씨드 구리막상에 물리적 기상 증착법으로 피브이디(PVD) 메탈막을 형성하는 공정,
    상기 트렌치를 메우도록 상기 피브이디(PVD) 메탈막상에 전해도금 메탈막을 증착하는 공정,
    상기 층간절연막이 드러나며 상기 트렌치내에만 남도록 메탈배선을 형성하는 공정을 포함함을 특징으로 하는 반도체소자의 배선 형성방법.
  2. 제 1 항에 있어서, 상기 피브이디 메탈막과 상기 전해도금 메탈막과 상기 메탈배선에서 메탈은 구리를 사용함을 특징으로 하는 반도체소자의 배선 형성방법.
  3. 제 1 항에 있어서, 상기 층간절연막은 실리콘산화막이나 저유전체막을 사용하여 형성함을 특징으로 하는 반도체소자의 배선 형성방법.
  4. 제 3 항에 있어서, 상기 저유전체막은 유전상수가 1~3인 물질을 사용함을 특징으로 하는 반도체소자의 배선 형성방법.
  5. 제 1 항에 있어서, 상기 트렌치는 싱글(single)이나 듀얼(dual) 다마센(damascene) 공정으로 형성함을 특징으로 하는 반도체소자의 배선 형성방법.
  6. 제 1 항에 있어서, 상기 베리어 메탈막은 화학적 기상 증착법이나 물리적 기상 증착법으로 제조함을 특징으로 하는 반도체소자의 배선 형성방법.
  7. 제 1 항에 있어서, 상기 베리어 메탈막은 Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN 또는 WC로 형성함을 특징으로 하는 반도체소자의 배선 형성방법.
  8. 제 1 항에 있어서, 상기 씨드 구리막은 화학 기상 증착법이나 무전해 도금법을 이용하여 형성함을 특징으로 하는 반도체소자의 배선 형성방법.
  9. 제 1 항에 있어서, 상기 씨드 구리막은 10~1000Å 범위의 두께를 갖도록 형성함을 특징으로 하는 반도체소자의 배선 형성방법.
  10. 제 1 항에 있어서, 상기 피브이디 메탈막은 10~1000Å 범위의 두께를 갖도록 형성함을 특징으로 하는 반도체소자의 배선 형성방법.
  11. 제 1 항에 있어서, 상기 전해도금 메탈막을 증착한 후에 열처리 공정을 더 포함함을 특징으로 하는 반도체소자의 배선 형성방법.
  12. 제 11 항에 있어서, 상기 열처리 공정은 N2, Ar, H2의 단독 기체 또는 N2+H2, Ar+H2, Ar+N2의 혼합기체를 사용하여 진행함을 특징으로 하는 반도체소자의 배선 형성방법.
  13. 제 11 항에 있어서, 상기 열처리 공정은 급속 열처리(Rapid Thermal Process:RTP) 노(furnace)나 오븐 노(Oven furnace)를 이용하여 진행함을 특징으로 하는 반도체소자의 배선 형성방법.
  14. 제 13 항에 있어서, 상기 급속 열처리(Rapid Thermal Process:RTP) 노(furnace)에서 진행하는 열처리 공정은 250~500℃ 범위의 온도에서 1초~20분동안 진행함을 특징으로 하는 반도체소자의 배선 형성방법.
  15. 제 13 항에 있어서, 상기 오븐 노(Oven furnace)에서 진행하는 열처리 공정은 250~500℃ 범위의 온도에서 10초~30분동안 진행함을 특징으로 하는 반도체소자의 배선 형성방법.
  16. 제 1 항에 있어서, 상기 메탈배선의 형성은 상기 전해도금 메탈막과 상기 피브이디 메탈막과 상기 씨드 구리막을 화학적 기계적 연마공정으로 평탄화함을 특징으로 하는 반도체소자의 배선 형성방법.
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