KR100495856B1 - 반도체 소자의 구리 금속 배선 형성 방법 - Google Patents

반도체 소자의 구리 금속 배선 형성 방법 Download PDF

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Abstract

본 발명은 구리(Cu)를 이용한 반도체 소자의 금속 배선 형성 방법에 관하여 기술된다. 반도체 소자의 금속 배선 공정 중 기존의 구리 배선 제작 공정은 약 200 ℃ 이상의 고온 건식 식각 공정이 요구되어 현재 사용되는 유기계 포토레지스트의 적용이 불가능하다. 본 발명에서는 구리층을 기판 전면에 선행 증착한 후, 구리층 상에 플라즈마 증가형 화학기상증착(PECVD) 방식으로 실리콘나이트라이드(SI3N4)층을 전면 증착하고, 이 실리콘나이트라이드층을 노광 및 식각 공정으로 금속 배선 패턴과 동일한 형상으로 형성시키고, 이를 이후의 구리 배선 형성을 위한 건식 식각 공정시 기존의 유기계 포토레지스트를 대체하여 금속 패턴에 대한 하드 마스크로 사용하므로써, 고온에서의 구리층의 건식 식각을 통한 구리 금속 배선을 제작할 수 있게 하여 소자의 동작 특성 개선과 더불어 소자의 신뢰성을 높일 수 있다.

Description

반도체 소자의 구리 금속 배선 형성 방법
본 발명은 반도체 소자의 구리(Cu) 금속 배선 형성 방법에 관한 것으로, 특히 구리 배선 형성을 위한 건식 식각 공정을 용이하게 하여 양호한 형상(profile)의 구리 배선을 얻을 수 있는 반도체 소자의 구리 금속 배선 형성 방법에 관한 것이다.
일반적으로, 반도체 소자의 집적도 증가에 따른 금속 배선 선폭의 감소는 금속 배선을 통해 흐르는 전류 밀도를 증가시키기 때문에 기존의 알루미늄계(Al) 합금으로 제작하는 금속 배선의 경우 높은 전류 밀도에서의 열악한 전자이동(electromigration; EM) 특성으로 인해 소자의 신뢰성에 문제점을 갖고 있다. 이러한 알루미늄계 합금의 문제점을 해결하기 위해 최근에는 구리를 이용한 금속 배선 제작이 연구중이다. 구리는 알루미늄계 합금의 3 내지 4 μΩ/cm2 정도의 비저항 값과 비교하여 1.6 μΩ/cm2 의 낮은 비저항 값을 갖기 때문에 반도체 소자의 정보 처리 속도 측면에서 유리할 뿐만 아니라, 기존의 알루미늄 보다 원자량 및 용융점(melting point)이 높은 특성에 기인하여 높은 전류 밀도에서도 전자이동에 대한 저항성이 높은 장점을 갖는다. 그러나, 현재까지는 구리를 이용한 배선 제작시 건식 식각(dry etch)을 이용한 이방성 식각(anisotropic etch) 기술이 실제 소자 제작에 적용되기에는 그 개발 정도가 미흡하다.
현재까지 개발된 구리의 이방성 식각 기술로는 플라즈마(plasma)를 이용한 건식 식각, 반응성 이온 식각(Reactive Ion Etching; RIE), 레이저(laser)를 이용한 건식 식각 등의 기술이 있고, 이러한 구리의 이방성 식각 기술은 CCl4, SiCl4/N2, Cl2/NH3/SiCl4/N2 와 같이 Cl 을 포함하고 있는 식각계(etchant)를 사용하고 있다. Cl 계 식각계를 사용하는 구리의 건식 식각 경우, 식각 후 발생하는 반응 부산물은 CuClX 계의 부산물이며, 이러한 CuClX 계의 식각 부산물은 알루미늄의 건식 식각시 발생하는 식각 부산물과 비교하여 증기압(vapor pressure)이 낮은 특성을 갖는다. CuClX 계의 증기압 특성을 높여 실제로 적용 가능한 구리의 건식 식각 속도를 얻기 위해서는 약 200 ℃ 이상의 고온 식각 공정이 요구된다. 그러나, 현재 금속 배선 형성 공정에서 사용하고 있는 포토레지스트(photoresist; PR)는 유기계 물질이기 때문에 이러한 200 ℃ 이상의 고온이 요구되는 구리의 건식 식각 공정에서는 적용이 불가능하여 궁극적으로는 구리를 이용한 반도체 소자의 금속 배선 제작 자체가 불가능한 문제점을 갖고 있다.
구리에 관련된 참고 문헌으로 'S.L.Cohen, M.Lieher, and S.Kasi Appl. Phys. Lett., 60(1), pp. 50 (1992)' 및 'A.Jain, K.M.Chi, T.T.Kodas, and M.J.Hampden-Smith, K. Electrochem. Soc., 140(5), pp. 1435 (1993)'이 있다.
따라서, 본 발명은 구리 배선 형성을 위한 건식 식각 공정을 고온에서 양호한 형상의 구리 배선을 제작할 수 있게 하여, 소자의 동작 특성 개선과 더불어 소자의 신뢰성을 높일 수 있는 반도체 소자의 구리 금속 배선 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 반도체 소자의 구리 금속 배선 형성 방법은 비아 콘택홀이 형성된 반도체 기판이 제공되는 단계; 상기 비아 콘택홀을 포함한 전체 구조상에 배리어 금속층 및 구리층을 순차적으로 형성하는 단계; 상기 구리층 상에 하드 마스크층을 형성하는 단계; 상기 하드 마스크층 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 이용하여 상기 하드 마스크층을 식각하고, 이로 인하여 하드 마스크층 패턴이 형성되는 단계; 상기 포토레지스트 패턴을 제거한 후, 상기 하드 마스크층 패턴을 식각 마스크로 한 건식 식각 공정으로 상기 구리층 및 배리어 금속층을 순차적으로 식각하고, 이로 인하여 구리 금속 배선이 형성되는 단계; 및 상기 하드 마스크층 패턴을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 구리 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(11)상에 층간 절연막(12)을 형성하고, 층간 절연막(12)상에 하부 금속 배선(13)을 형성한다. 하부 금속 배선(13)을 포함한 층간 절연막(12)상에 금속 층간 절연막(14)을 형성하고, 금속 배선 콘택 마스크를 사용한 식각 공정으로 금속 층간 절연막(14)의 일부분을 식각 하여 하부 금속 배선(13)의 표면이 노출되는 비아 콘택홀(15)을 형성한다.
도 1b를 참조하면, 비아 콘택홀(15)을 포함한 금속 층간 절연막(14)상에 배리어 금속층(barrier metal layer; 16) 및 배선용 구리층(17)을 순차적으로 형성한다.
상기에서, 배리어 금속층(16)은 구리층(17)으로부터 구리 이온이 금속 층간 절연막(14)으로 확산되는 것을 방지하면서, 구리층(17)의 금속 층간 절연막(14)에 대한 접착력을 향상시키기는 역할을 하며, 물리기상증착(PVD) 스퍼터링 공정이나 화학기상증착(CVD) 공정으로 타이타늄나이트라이드(TiN)나 탄탈륨나이트라이드(TaN)를 100 내지 1000Å의 두께로 증착하여 형성한다. 구리층(17)은 비아 콘택홀(15)을 충분히 매립할 수 있도록 콘택에 대한 매립 특성이 우수한 공정을 적용하여 구리를 6000 내지 12000Å의 두께로 형성하되, 그 증착 공정은 금속-유기계 전구체(metal-organic precursor)를 이용한 화학기상증착(MOCVD) 공정이나, 전기도금(electroplating) 공정이 사용될 수 있다.
도 1c를 참조하면, 구리층(17)상에 하드 마스크층(hard mask layer; 18)을 형성한다.
상기에서, 하드 마스크층(18)은 플라즈마 증가형 화학기상증착(PECVD) 방식으로 실리콘나이트라이드(Si3N4)를 2000 내지 6000Å의 두께로 전면 증착하여 형성된다. 하드 마스크층(18)으로 실리콘나이트라이드를 증착할 때, 일반적인 화학기상증착법으로 증착할 수 있으나, 본 발명에서는 가능한 낮은 온도 범위에서 증착 공정이 진행되도록 플라즈마 증가형 화학기상증착법을 적용한다. 실리콘나이트라이드 하드 마스크층(18)은 후에 구리층을 식각할 때 사용되는 Cl 계 식각계와의 식각 선택비(etch selectivity)를 고려하여 적절한 두께 범위로 선택하여 증착할 수 있다.
도 1d를 참조하면, 하드 마스크층(18) 상에 포토레지스트를 전면 코팅한 후, 금속 배선 레티클(reticle)을 사용한 노광 공정을 실시하고, 현상 공정을 통해 포토레지스트 패턴(19)을 형성한다. 포토레지스트 패턴(19)을 식각 마스크로 한 건식 식각 공정을 실시하여 하드 마스크층(18)을 식각하고, 이로 인하여 하드 마스크층 패턴(18A)이 구리층(17) 상에 형성된다. 실리콘나이트라이드 하드 마스크층(18)의 건식 식각 공정은 플루오린(fluorine)계 식각계인 NF3, SF6 또는 CF4 의 식각 가스를 사용한다.
도 1e를 참조하면, 포토레지스트 패턴(19)을 제거한 후, 하드 마스크층 패턴(18A)을 식각 마스크로 한 건식 식각 공정으로 구리층(17) 및 배리어 금속층(16)을 순차적으로 식각하고, 이로 인하여 구리 금속 배선(170)이 형성된다. 구리층(17)의 건식 식각 공정은 CCl4, SiCl4/N2, Cl2/NH3/SiCl4/N2 와 같이 Cl 을 포함하고 있는 식각계(etchant)를 사용한다.
도 1f를 참조하면, 하드 마스크층 패턴(18A)을 제거하여 구리 금속 배선 제작 공정을 완료한다. 실리콘나이트라이드 하드 마스크층 패턴(18)의 제거 공정은 플루오린계 식각계를 사용한 건식 식각이나 H3PO4 용액을 이용한 습식 식각 방식으로 진행한다.
상기한 본 발명은 기판 전면에 증착된 구리층 위로 기존의 금속 배선 형성을 위해 사용하던 유기계 포토레지스트 코팅 공정에 앞서 플라즈마 증가형 화학기상증착 공정으로 실리콘나이트라이드막을 증착하고, 이 실리콘나이트라이드막 위에 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 이용하여 실리콘나이트라이드막을 식각하고, 실리콘나이트라이드막 패턴을 하드 마스크층으로 한 고온 건식 식각 공정으로 구리층을 식각 하여 구리 금속 배선을 제작한다.
상술한 바와 같이, 본 발명은 256M DRAM 이상의 고집적 소자 제작에 있어서 기존의 구리 금속 배선 제작시 문제가 되고 있는 고온에서의 건식 식각 문제를 해결하므로써, 실제 소자 제작시에 구리 금속 배선을 용이하게 형성할 수 있어, 2층 이상의 다층 금속 배선 구조를 갖는 소자에서 금속 배선의 비저항이 낮아 정보 처리 속도가 우수하고, 집적도 증가에 따른 배선 선폭의 감소와 더불어 문제시되는 높은 전류 밀도에 대해 기존의 알루미늄계 합금의 금속 배선이 갖는 열악한 전기이동 특성을 개선할 수 있으므로 소자의 동작 특성 개선과 더불어 소자의 신뢰성을 높일 수 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 구리 금속 배선 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11: 반도체 기판 12: 층간 절연막
13: 하부 금속 배선 14: 금속 층간 절연막
15: 비아 콘택홀 16: 배리어 금속층
17: 구리층 18: 하드 마스크층
18A: 하드 마스크층 패턴 19: 포토레지스트 패턴
170: 구리 금속 배선

Claims (7)

  1. 비아 콘택홀이 형성된 반도체 기판이 제공되는 단계;
    상기 비아 콘택홀을 포함한 전체 구조상에 배리어 금속층 및 구리층을 순차적으로 형성하는 단계;
    상기 구리층 상에 하드 마스크층을 형성하는 단계;
    상기 하드 마스크층 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 이용하여 상기 하드 마스크층을 식각하고, 이로 인하여 하드 마스크층 패턴이 형성되는 단계;
    상기 포토레지스트 패턴을 제거한 후, 상기 하드 마스크층 패턴을 식각 마스크로 한 건식 식각 공정으로 상기 구리층 및 배리어 금속층을 순차적으로 식각하고, 이로 인하여 구리 금속 배선이 형성되는 단계; 및
    상기 하드 마스크층 패턴을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 구리 금속 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 배리어 금속층은 물리기상증착 스퍼터링 공정 및 화학기상증착 공정 중 어느 한 공정으로 타이타늄나이트라이드 및 탄탈륨나이트라이드 중 어느 하나를 사용하여 100 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 구리 금속 배선 형성 방법.
  3. 제 1 항에 있어서,
    상기 구리층은 금속-유기 화학기상증착 공정 및 전기도금 공정 중 어느 한 공정으로 구리를 6000 내지 12000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 구리 금속 배선 형성 방법.
  4. 제 1 항에 있어서,
    상기 하드 마스크층은 플라즈마 증가형 화학기상증착 방식으로 실리콘나이트라이드를 2000 내지 6000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 구리 금속 배선 형성 방법.
  5. 제 1 항에 있어서,
    상기 하드 마스크층 패턴은 하드 마스크층으로 실리콘나이트라이드가 사용될 경우 플루오린계 식각계인 NF3, SF6 및 CF4 의 식각 가스중 어느 하나를 사용한 건식 식각 공정으로 형성되는 것을 특징으로 하는 반도체 소자의 구리 금속 배선 형성 방법.
  6. 제 1 항에 있어서,
    상기 구리층의 건식 식각 공정은 CCl4, SiCl4/N2, 또는 Cl2/NH3/SiCl4/N2 와 같이 Cl 을 포함하고 있는 식각계를 사용하는 것을 특징으로 하는 반도체 소자의 구리 금속 배선 형성 방법.
  7. 제 1 항에 있어서,
    상기 하드 마스크층 패턴 제거 공정은 하드 마스크층으로 실리콘나이트라이드가 사용될 경우 플루오린계 식각계를 사용한 건식 식각 및 H3PO4 용액을 이용한 습식 식각 방식중 어느 하나로 실시하는 것을 특징으로 반도체 소자의 구리 금속 배선 형성 방법.
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8728882B2 (en) 2012-03-30 2014-05-20 Samsung Display Co., Ltd. Manufacturing method for thin film transistor array panel
KR101977132B1 (ko) 2018-12-28 2019-05-10 인하대학교 산학협력단 구리 박막의 건식 식각방법
KR102030548B1 (ko) 2018-11-15 2019-10-10 인하대학교 산학협력단 구리 박막의 건식 식각방법
KR20190114274A (ko) 2018-03-29 2019-10-10 인하대학교 산학협력단 구리 박막의 건식 식각방법
KR102073050B1 (ko) 2019-09-19 2020-02-04 인하대학교 산학협력단 구리 박막의 건식 식각방법
KR20220065373A (ko) 2020-11-13 2022-05-20 인하대학교 산학협력단 구리 박막의 건식 식각방법
KR102428640B1 (ko) 2021-02-22 2022-08-02 인하대학교 산학협력단 구리 박막의 건식 식각방법
KR20230085507A (ko) 2021-12-07 2023-06-14 인하대학교 산학협력단 구리 박막의 건식 식각방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100586067B1 (ko) * 1999-06-23 2006-06-07 매그나칩 반도체 유한회사 전기도금을 이용한 구리배선 형성방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01308028A (ja) * 1988-06-07 1989-12-12 Fujitsu Ltd 銅もしくは銅合金電極配線の形成方法
JPH02123740A (ja) * 1988-11-02 1990-05-11 Mitsubishi Electric Corp 半導体装置
JPH05102152A (ja) * 1991-10-11 1993-04-23 Sony Corp 半導体装置
JPH0729908A (ja) * 1993-07-15 1995-01-31 Nec Corp 銅微細配線の形成方法
JPH08250596A (ja) * 1995-03-04 1996-09-27 Hyundai Electron Ind Co Ltd 半導体装置の金属配線形成方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01308028A (ja) * 1988-06-07 1989-12-12 Fujitsu Ltd 銅もしくは銅合金電極配線の形成方法
JPH02123740A (ja) * 1988-11-02 1990-05-11 Mitsubishi Electric Corp 半導体装置
JPH05102152A (ja) * 1991-10-11 1993-04-23 Sony Corp 半導体装置
JPH0729908A (ja) * 1993-07-15 1995-01-31 Nec Corp 銅微細配線の形成方法
JPH08250596A (ja) * 1995-03-04 1996-09-27 Hyundai Electron Ind Co Ltd 半導体装置の金属配線形成方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8728882B2 (en) 2012-03-30 2014-05-20 Samsung Display Co., Ltd. Manufacturing method for thin film transistor array panel
KR20190114274A (ko) 2018-03-29 2019-10-10 인하대학교 산학협력단 구리 박막의 건식 식각방법
KR102030548B1 (ko) 2018-11-15 2019-10-10 인하대학교 산학협력단 구리 박막의 건식 식각방법
KR101977132B1 (ko) 2018-12-28 2019-05-10 인하대학교 산학협력단 구리 박막의 건식 식각방법
US11257684B2 (en) 2018-12-28 2022-02-22 Samsung Electronics Co., Ltd. Method of dry etching copper thin film
US11791165B2 (en) 2018-12-28 2023-10-17 Samsung Electronics Co., Ltd. Method of dry etching copper thin film and semiconductor device
KR102073050B1 (ko) 2019-09-19 2020-02-04 인하대학교 산학협력단 구리 박막의 건식 식각방법
KR20220065373A (ko) 2020-11-13 2022-05-20 인하대학교 산학협력단 구리 박막의 건식 식각방법
KR102428640B1 (ko) 2021-02-22 2022-08-02 인하대학교 산학협력단 구리 박막의 건식 식각방법
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