KR100250725B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

Info

Publication number
KR100250725B1
KR100250725B1 KR1019970030098A KR19970030098A KR100250725B1 KR 100250725 B1 KR100250725 B1 KR 100250725B1 KR 1019970030098 A KR1019970030098 A KR 1019970030098A KR 19970030098 A KR19970030098 A KR 19970030098A KR 100250725 B1 KR100250725 B1 KR 100250725B1
Authority
KR
South Korea
Prior art keywords
oxide film
metal
metal layer
metal oxide
film
Prior art date
Application number
KR1019970030098A
Other languages
English (en)
Other versions
KR19990005880A (ko
Inventor
이성권
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019970030098A priority Critical patent/KR100250725B1/ko
Publication of KR19990005880A publication Critical patent/KR19990005880A/ko
Application granted granted Critical
Publication of KR100250725B1 publication Critical patent/KR100250725B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 구리(Cu)로 이루어진 금속층상에 금속산화막을 형성하고 금속산화막을 식각 마스크로 이용하여 금속층을 패터닝하므로써 소자의 전기적 특성이 향상될 수 있도록 한 반도체 소자의 금속배선 형성 방법에 관한 것이다.

Description

반도체 소자의 금속배선 형성 방법
본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 특히 구리(Cu)로 이루어진 금속층을 패터닝하는 과정에서 발생되는 소자의 전기적 특성 저하를 방지할 수 있도록 한 반도체 소자의 금속배선 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 제조 공정에서 금속배선은 알루미늄(Al), 텅스텐(W) 등과 같은 금속으로 형성된다. 그러나 반도체 소자가 초고집적화됨에 따라 상기와 같은 금속을 이용하여 더 이상 금속배선을 형성하기 어려운 실정이다. 그래서 초고집적(ULSI) 반도체 소자의 제조 공정에서는 구리(Cu)를 이용하여 금속배선을 형성한다.
구리(Cu)는 대개 염소(Cl)계의 가스를 이용한 플라즈마 식각 공정으로 패터닝한다. 그러나 식각 공정시 생성되는 식각 부산물의 증기압이 매우 낮기 때문에 이를 보상하기 위해서는 기판의 온도를 최소한 200 ℃ 이상으로 유지시켜야 한다. 따라서 종래에 사용되는 감광막은 150 ℃ 이상의 온도에서 물성이 저하되기 때문에 구리(Cu) 식각 공정시 감광막을 식각 마스크로 사용할 수 없는 문제점이 발생된다.
상기와 같은 문제점으로 인해 근래에는 WN, TaN, SiN 등과 같은 물질을 식각 마스크로 이용하는 기술을 개발하고 있다. 그러나 TiN, WN 등을 사용하는 경우 TiN, WN 등은 전도성을 갖기 때문에 금속배선 형성후 전기적 절연을 위한 절연막 형성 공정이 추가된다. 또한, SiN를 사용하는 경우 구리(Cu) 박막에 의한 스트레스(Stress)에 의해 전자 이동(Electro Migration), 스트레스 이동(Stress Migration) 등이 유발된다. 그리고 불소(F)계의 가스를 이용한 플라즈마 식각 공정시 구리(Cu) 박막 표면에 증기압이 매우 낮은 식각 부산물(CuF2)이 존재하게 되어 구리(Cu) 박막의 식각을 어렵게 한다.
따라서 본 발명은 구리(Cu)로 이루어진 금속층상에 금속산화막을 형성하고 상기 금속산화막을 식각 마스크로 이용하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 금속배선 형성 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 절연막이 형성된 기판상에 구리를 증착하여 금속층을 형성한 후 상기 금속층상에 알루미늄 산화막을 증착하여 금속산화막을 형성하는 단계와, 상기 단계로부터 상기 금속산화막을 패터닝한 후 패터닝된 상기 금속산화막을 식각 마스크로 이용하여 상기 금속층을 식각하는 단계로 이루어지는 것을 특징으로 하고, 상기 알루미늄 산화막은 Thermal CVD 방법 및 MOCVD 방법중 어느 하나의 방법으로 형성하는 것을 특징으로 한다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요부분에 대한 기호설명>
1 : 실리콘 기판2 : 절연막
3: 금속층4 : 금속산화막
5: 감광막 패턴
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a는 절연막(2)이 형성된 실리콘 기판(1)상에 구리(Cu)를 증착하여 금속층(3)을 형성한 후 상기 금속층(3)상에 금속산화막(4)을 형성하고 상기 금속산화막(4)상에 감광막 패턴(5)을 형성한 상태의 단면도로서, 상기 금속산화막(4)은 알루미늄 산화막으로 형성한다. 여기서 상기 알루미늄 산화막은 화학기상증착CVD) 또는 물리기상증착(PVD) 방법으로 형성할 수 있으며, 예를들어 Thermal CVD 방법으로 형성된 AlCl3, MOCVD 방법으로 형성된 (OC3H7)3등이 사용된다.
도 1b는 상기 감광막 패턴(5)을 마스크로 이용하여 노출된 부분의 상기 금속산화막(4)을 식각한 상태의 단면도로서, 상기 식각 공정은 2단계로 이루어진다. 제 1 단계 식각 공정은 200 내지 300 mT의 압력 및 220 내지 400 ℃의 온도 조건 그리고 염소(Cl)계의 가스(CCl4, BCl3, SiCl4) 및 질소(N2) 가스 분위기하에서 실시되며, 공급되는 전력은 250 내지 300 W가 되도록한다. 이때 상기 금속산화막(4) 전체 두께의 4/5 이상이 식각되도록 한다. 제 2 단계의 식각 공정은 50 내지 100 mT의 압력 및 아르곤(Ar) 가스 분위기하에서 실시되며, 공급되는 전력은 450 내지 700 W가 되도록한다. 이때 점차적으로 염소(Cl) 가스의 량을 감소시켜 구리(Cu) 박막과의 반응을 억제한다.
도 1c는 상기 도 1b의 상태에서 염소(Cl)계 또는 불소(F)계의 가스를 이용한 플라즈마 식각 공정으로 노출된 부분의 상기 금속층(3)을 식각한 상태의 단면도이다.
본 발명은 금속산화막을 식각 마스크로 이용하여 구리(Cu)로 이루어진 금속층을 식각한다. 그리고 상기 금속산화막으로는 알루미늄 산화막을 사용한다. 알루미늄 산화막은 첫째, 불활성이며 2015 ℃에서 용해되는 고산화 저항성 물질이기 때문에 높은 절연 특성을 갖는다. 둘째, 염소(CL)계 또는 불소(F)계의 가스를 이용한 플라즈마 식각 공정시 구리(Cu) 박막에 비해 식각 속도가 매우 늦기 때문에 감광막을 사용하는 경우보다 높은 식각 선택비(10 : 1 이상)를 갖는다. 그리고 셋째, 식각 특성이 화학적 인자보다 이온 충돌 에너지(전력, 압력, 기판 바이어스)에 의존되기 때문에 식각 과정에서 염소(Cl)계 또는 불소(F)계의 가스에 의한 구리(Cu) 박막의 피해가 최소화된다.
상술한 바와 같이 본 발명은 구리(Cu)로 이루어진 금속층상에 금속산화막을 형성하고 상기 금속산화막을 식각 마스크로 이용하여 금속층을 식각한다. 이때 상기 금속산화막으로 알루미늄 산화막을 사용하므로써 금속배선의 전기적 절연도가 향상되며 금속층 패터닝 공정이 용이하게 이루어지고 식각 공정시 발생되는 금속층의 피해가 최소화된다. 따라서 소자의 전기적 특성 및 수율이 향상될 수 있는 탁월한 효과가 있다.

Claims (2)

  1. 반도체 소자의 금속배선 형성 방법에 있어서,
    절연막이 형성된 기판상에 구리를 증착하여 금속층을 형성한 후 상기 금속층상에 알루미늄 산화막을 증착하여 금속산화막을 형성하는 단계와,
    상기 단계로부터 상기 금속산화막을 패터닝한 후 패터닝된 상기 금속산화막을 식각 마스크로 이용하여 상기 금속층을 식각하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  2. 제 1 항에 있어서, 상기 알루미늄 산화막은 Thermal CVD 방법 및 MOCVD 방법중 어느 하나의 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
KR1019970030098A 1997-06-30 1997-06-30 반도체 소자의 금속배선 형성방법 KR100250725B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970030098A KR100250725B1 (ko) 1997-06-30 1997-06-30 반도체 소자의 금속배선 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970030098A KR100250725B1 (ko) 1997-06-30 1997-06-30 반도체 소자의 금속배선 형성방법

Publications (2)

Publication Number Publication Date
KR19990005880A KR19990005880A (ko) 1999-01-25
KR100250725B1 true KR100250725B1 (ko) 2000-05-01

Family

ID=19512897

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970030098A KR100250725B1 (ko) 1997-06-30 1997-06-30 반도체 소자의 금속배선 형성방법

Country Status (1)

Country Link
KR (1) KR100250725B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100655137B1 (ko) * 2000-06-30 2006-12-08 주식회사 하이닉스반도체 유기금속 화학기상증착법을 이용한 알루미나막 형성 방법및 그를 이용한 강유전체 메모리 소자 제조 방법

Also Published As

Publication number Publication date
KR19990005880A (ko) 1999-01-25

Similar Documents

Publication Publication Date Title
US20220020642A1 (en) Ald (atomic layer deposition) liner for via profile control and related applications
US20050250312A1 (en) Structure and process of metal interconnects
JPH04209556A (ja) 局部相互接続形成方法
US5674782A (en) Method for efficiently removing by-products produced in dry-etching
US20080318414A1 (en) Method of manufacturing semiconductor device
US6057230A (en) Dry etching procedure and recipe for patterning of thin film copper layers
KR100495856B1 (ko) 반도체 소자의 구리 금속 배선 형성 방법
KR100250725B1 (ko) 반도체 소자의 금속배선 형성방법
KR19980070785A (ko) 반도체 장치 및 그 제조 방법
KR100595330B1 (ko) 반도체 소자의 금속배선 형성방법
KR100274339B1 (ko) 반도체소자의금속배선형성방법
KR100307827B1 (ko) 반도체소자의 금속배선 콘택 형성방법
KR100455443B1 (ko) 반도체소자의금속배선형성방법
KR100274342B1 (ko) 반도체소자의금속배선형성방법
KR20000043911A (ko) 반도체 소자의 금속 배선 형성 방법
KR20040037836A (ko) 반도체 소자의 비트라인 형성방법
KR100457408B1 (ko) 반도체소자의텅스텐플러그형성방법
JP3592209B2 (ja) 半導体装置の製造方法
KR0157876B1 (ko) 반도체 소자의 배선 제조방법
KR100274345B1 (ko) 반도체 소자의 금속배선 형성 방법
JPH09232287A (ja) エッチング方法及びコンタクトプラグ形成方法
KR100250727B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR19990066631A (ko) 반도체소자의 제조 방법
KR20030049901A (ko) 반도체 소자 제조 방법
KR20010010513A (ko) 반도체장치의 텅스텐 배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080102

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee