JPH04209556A - 局部相互接続形成方法 - Google Patents

局部相互接続形成方法

Info

Publication number
JPH04209556A
JPH04209556A JP2418266A JP41826690A JPH04209556A JP H04209556 A JPH04209556 A JP H04209556A JP 2418266 A JP2418266 A JP 2418266A JP 41826690 A JP41826690 A JP 41826690A JP H04209556 A JPH04209556 A JP H04209556A
Authority
JP
Japan
Prior art keywords
layer
titanium
silicide
area
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2418266A
Other languages
English (en)
Inventor
Monte A Douglas
モンテ　エイダ．グラス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPH04209556A publication Critical patent/JPH04209556A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
［０００１）
【産業上の利用分野】本発明は一般に半導体デバイスに
関し、特に局部相互接続を形成する改良方法に関する。 ［０００２］
【従来の技術】集積回路内での相互接続のレベル数（内
部レベルと相互レベルの両方）を増やせば、それだけ大
きい配線経路の可能性、よりコンパクトなレイアウト。 より優れた回路性能、及び一定の集積回路表面積内にお
ける回路設計のより高い使用効率が得られる。特に有用
な接続レベルは、隣接する拡散領域が相互に及び他の隣
接するポリシリコンや金属線と接続される９通例局部相
互接続（ｌｏｃａｌ　１ｎｔｅｒｃｏｎｎｅｃｔｉｏｎ
）と呼ばれているものである。 ［０００３］局部相互接続を形成する従来の方法は２例
えば、金属相互接続を用いて拡散領域を相互に及び他の
層と接続している。金属相互接続は、厚い酸化物層を貫
き、相互接続すべき箇所までバイア（通路）をエツチン
グすることによって形成される。導体がバイアに充填さ
れ、接続を形成する。しかし、この方法は、接続に必要
な領域を少なくするという目的上、接続ホールのエツチ
ング及びレベル間誘電体のプレーナ化の技術水準によっ
て制限を受ける。これらの制限には、接続すべき下側領
域に対するバイアの整合許容差、高い信頼度でエッチ可
能なバイアの必要サイズ（従って下側領域における接触
エリアのサイズ）、及びバイアを満たし、下側領域と良
好なオーミック接触を形成する導体の段差被覆性（ステ
ップカバレージ）が含まれる。また、誘電体を横切る金
属導体の追加層も、接続レベルにおけるプレーナ化を損
なう。 ［０００４］　１９８４年ＩＥＤＭ会報、１１８頁に発
表された別の方法では、追加のパターン化シリコンを用
いて、必要に応じてフィールド酸化物上に延びる導電性
のケイ化物領域が与えられる。チタンの層が基板上に被
着（デポジット）され、ケイ化物を形成するチタンと下
側シリコンとの直接反応の前に、シリコンの薄層がチタ
ン金属の頂面上にパターン形成されて、相互接続すべき
２つの領域を分離する二酸化シリコン領域上に延びる相
互接続を画定する。このシリコン層が残っている状態で
。 酸化物上に延びるケイ化物が反応プロセスを通じて形成
される。この方法は１局部相互接続を画定するの（−追
加シリコン層の被着とパターン形成を必要とする。さら
に、ケイ化チタンは通常の半導体ドーパン１〜（添加不
純物）に対する拡散バリヤとしては非常に劣るので、得
られたケイ化物のストラップが、リンなど一般的なｎ形
ドーパントがそこを通じて拡散可能なコンジットを与え
る。また例えば、ｎドープのポリシリコンをｐ形拡散に
接続するなど、ｎ形傾城をｐ影領域に接続するのにケイ
化物のストラップを用いると、ケイ化物の相互接続を通
じたｎ形ドーパントによるｐ影領域への逆ドーピングを
最小とするため、その後の処理は比較的低い温度で行わ
れなければならない。 （０００５］別の周知の方法は２局部相互接続の材料と
してモリブデン金属を用いている。しかし、モリブデン
金属も拡散コンジットとなり、半導体デバイスのｎ影領
域をドープ形成するのに使われるリンがそこを通じて拡
散可能である。従って、ケイ化物ストラップの相互接続
の場合と同じく、モリブデン中を拡散するリンによって
ｐ影領域が不都合に逆ドープされる可能性があるため。 モリブデンの相互接続もｎ形及びｐ影領域間での有効な
局部接続とは言えない。 ［０００６］さらに別の局部相互接続方法が米国特許第
４．６７５，０７３号に開示されており、同特許の開示
によれば７例えば窒化チタンなどの残留チタン化合物を
、拡散領域とポリシリコンゲートのケイ化チタン・クラ
ッドを形成する直接反応に基づいてパターン化すること
によって、所望の局部接続が形成される。窒化チタンは
十分に導電性が高いので、隣接する領域間を局部相互接
続するのに使える。また開示の方法では、ケイ化チタン
よりも速く不所望の窒化チタン取り除くため、四フッ化
炭素（ＣＦ４）をプラズマエッチでの反応物として用い
ている。この四フッ化炭素を用いたプラズマエッチは、
ケイ化チタンを除去する速度よりも約２倍の速さで窒化
チタンや酸化チタンをエッチする。しかしこの方法は、
窒化チタンや酸化チタンをエッチするとき、２倍の速さ
で酸化シリコン、５倍の速さでフォトレジストをエッチ
する。さらに、エツチングプロセスの生成物は、エツチ
ング装置に付着しやすい固形物を含む。これは余分な保
守及び洗浄時間を必要とし、非生産的である。 ［０００７］さらに別の局部相互接続方法が米国特許第
４．７９３，８９６号及び第４，８６３，５５９号に開
示されており、開示の第１の実施例に従えば、予め製造
された集積回路の誘電物層を、下側のシリコン半導体材
料と接触すべき領域において難溶性金属のケイ化時に形
成される化合物などの導電性難溶性金属の化学化合物に
よって被覆することによって、半導体表面に局部相互接
続が形成される。この化学化合物層上に、それの特定部
分を保護するためにパターン化されたマスク材料が形成
される。パターン化されたマスク材料によって保護され
た部分を除き、この導電性の化学化合物層はすべて、境
素保有剤を用いてエッチされる。塩素保有剤は導電性の
化学化合物を下側のケイ化物及び誘電物層よりも速くエ
ッチする。パターン化されたマスク材料が取り除かれて
、導電性材料の保護されていた領域が露出し、集積回路
上に局部相互接続が形成される。同開示の第２の実施例
に従えば、直接反応によるケイ化チタンの形成の副産物
として窒化チタン層が形成される。窒化チタン層は。 酸化物などの絶縁物の上のほかケイ化チタン層の上にも
存在する。エッチャントとして四塩化炭素を用いたプラ
ズマエッチを用いて、四塩化炭素の炭素原子によるケイ
化チタン表面の不活性化作用により、チタンに対して選
択的に、窒化チタンが異方性エッチされる。過剰な塩素
濃度は減らされ、さらに消耗式の電力供給電極を用いる
ことにより、または反応室に塩素捕集反応物を加えるこ
とにより、ケイ化チタンの不所望のエツチングを減らす
。プラズマは、気体を水銀／アルゴン光源にざらし。 それによって気体中の陰イオンからの電子をフォト分離
することによって点火される。 ［０００８］
【発明が解決しようとする課題】上に述べた従来技術の
局部相互接続方法が成程度の成功を収めているという事
実にも拘らず、常に局部相互接続システムを提供するた
めの別の方法を得ることが望まれている。 ［０００９］
【課題を解決するための手段】本発明に従えば、半導体
デバイス上のチタン及びコバルトのケイ化物領域を局部
相互接続する新しい方法が得られる。要約すると９本発
明に従えば、半導体デバイスの製造において５例えばソ
ース／トレイン領域、ゲート領域、その他の導電性領域
などの露出したシリコン上に、まずコバルトまたはチタ
ンの層を被着させることにより局部相互接続が形成され
る。次にこのデバイスは、窒素含有雰囲気、望ましくは
窒素ガスとアルゴンと、フォーミング・ガスまたはアン
モニアの組み合わせ雰囲気中において２標準的な方法で
処理されて、コバルトまたはチタンがシリコンと接触す
る領域にケイ化コバルトまたはケイ化チタンが形成され
、形成されたケイ化物を被覆する層中並びにほかの場所
には単体コバルトまたはチタン窒化物が形成される。 （コバルトが用いられる場合には）単体コバルトが１次
にモルガン（Ａ、Ｅ、　Ｍｏ　ｒ　ｇａ　ｎ）等によっ
て米国電気化学学会誌（Ｊｏｕｒｎａｌ　　ｏｆ　　ｔ
ｈｅ　　Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ　　５ｏｃｉ
ｅｔｙ）の１９８７年第１３４巻、第４号７頁９２５−
９２７に発表された論文゛°自己整合ケイ化コバルトプ
ロセスの評価（Ｃｈａｒａｃｔｅｒ−ｉｚａｔｉｏｎ　
　ｏｆ　　　ａ　　Ｓｅｌｆ−ＡｌｉｇｎｅｄＣｏｂａ
ｌｔ　　５ｉｌｉｃｉｄｅ　　Ｐｒｏｃｅｓｓ）”の頁
９２７に第３図を用いて述べられた標準的な方法で取り
除かれる。窒化チタンは、前記米国特許筒４，８６３，
５５９号に述べられた標準的な方法で取り除かれる。次
にこのデバイス全体上に、ケイ化コバルトまたはケイ化
チタンをほとんどエッチしないニッチヤントによって選
択的にエッチ可能な材料でできた導電性膜が形成される
。そのような導電性材料のいくつかは、米国電気化学学
会誌の１９８４年第１３１巻、第１０号の頁３２５に述
べられており、　Ｔ　ｉ　Ｎ、　Ｍ。 Ｗ、　Ｗ：Ｔｉ、　Ｗ：Ｔｉ　　（Ｎ）　、　Ｗ　（Ｎ
）　、　Ｔａ、　ＴａＳｉ２　　ＭｏＳｉ２．ＷＳｉ２
が含まれる。次に９例えばソース／トレインなどのコン
タクト領域間の局部相互接続、ゲート上のケイ化物コン
タクト領域、またはフィールド酸化物上に形成されたポ
リシリコン層上のソース／ドレイン及びケイ化物コンタ
クト領域として機能する導電性膜部分の上にフォトレジ
ストがパターン形成され９次に露出した導電性膜部分が
、この膜に対する適切なフッ素保有エッチャントで取り
除かれる。そのようなエッチャントにはＳＦ６．ＣＦ４
．ＮＦ３．ＳｉＦ４が含まれるが、それらに限定されな
い。次に標準的な方法でフォトレジストが取り除かれて
、所定の位置に局部相互接続を形成されたデバイスが得
られる。この後、標準的な方法で、最終的なデバイスが
完成する。 ［００１０１ 【実施例］最初に図１　　（ａ）を参照すると５部分的
に作製された半導体デバイス１が示されており、同デバ
イスは同じチップ上の他のデバイスからデバイス１を分
離するフィールド酸化物３を有している。このデバイス
のソース／ドレイン領域５は、酸化物層１１によって基
板７から分離されてソース／ドレイン領域５の間に形成
されたポリシリコンゲート電極９を備えて、シリコン基
板７中に形成されるものとして示されている。また側壁
酸化物１３が酸化物層１１の上に、ゲート９の側壁に沿
って示されている。またフィールド酸化物３の上には、
その側壁上に側壁酸化物１７有するポリシリコン層１５
が示されている。ポリシリコン層１５はチップ上の他の
デバイスまたはチップ外の回路への相互接続として使用
することができる。 ［００１１３図１（ｂ）に示されるように７図１（ａ）
に示されたデバイス全体上にチタン層１９が被着され。 窒素雰囲気中、６５０°Ｃの温度での反応の後９層１９
はソース／ドレイン領域５上にケイ化チタン２１を、ゲ
ート９上にケイ化７７２３２７７８頭域２３を２層１５
上にケイ化チタンコンタクト領域２５を形成する。窒化
チタン２７は、チタン層１９がシリコンと接触していな
いすべての場所に形成される。 ［００１２］図１　（ｃ）に示されるように、窒化チタ
ンは標準的なメガソニックス攪拌（５００ｋＨｚより高
い周波数で撹拌された）ＮＨ４／Ｈ２Ｏ２／Ｈ２０液で
取り除かれる。この材料は次に、　Ａｒ、　Ｎ２．また
はフォーミング・ガスなどの不活性雰囲気中で、７００
ないし８００°Ｃでのアニールを施される。次に、ケイ
化チタンと区別して選択的にエッチできる導電性材料２
９９例えばタングステン２９の層が、米国雑誌固体技術
（Ｓ。 Ｉ　ｉｄ　　５ｔａｔｅ　　Ｔｅｃｈｎｏｌｏｇｙ）の
１９８７年１０月号の百９７−１０３に述べられた物理
的または化学的な標準的方法によって、基板表面全体上
にデバイス特性を劣化させずに十分な電気伝導度を達成
するのに必要な厚さに被着される。この層は９図１　（
ｄ）に示されたように１層２９中に達成されるべき相互
接続パターンを被覆する標準的なフォトレジスト３１に
よってパターン化される。この層２９は７次に、固体技
術の１９８５年１月号の頁１５０−１５８に述べられた
ような標準的な方法で、放電にさらされたフッ素保有剤
雰囲気においてエッチされ、露出された領域で、フォト
レジスト３１でマスクされた層２９の部分を除き層２９
すべてが取り除かれる。次に、フォトレジストが標準的
な方法で取り除かれて７図１（ｅ）に示されたように局
部相互接続パターン３３が露出する。明らかなように、
パターン３３は、ソース／トレイン領域５をその上のケ
イ化チタンコンタクト部分２１を通じてポリシリコン導
体１５のケイ化チタンコンタクト部分２５へ、フィール
ド酸化物３と側壁酸化物１７の上を経て接続する。 ［００１３］上に述べた工程は９図１（ｂ）と固体技術
の１９８７年１０月号の頁９７−１０３に述べられたチ
タン堆積がコバルトの堆積で置き換えられる場合にも使
用できる。上に述べた工程全体は、上に述べたケイ化チ
タンの代わりにケイ化コバルトが形成されることと１反
応の間にシリコンの上に被着されなかったコバルトが。 チタンが窒化物に変化したのに対して単体コバルトとし
て残存することとを除いて、繰り返すことができる。従
って、」二に述べた窒化チタンを取り除くステップは、
単体コバルトを取り除くステップで置き換えられる。コ
バルトの化学エツチングについては、上に述べた電気化
学学会誌から引用した論文に述べられている。 ［００１４１以上本発明の特定の好ましい実施例に関し
て説明したが、各種の変形及び変更が当業者にとっては
可能である。従って本発明は特許請求の範囲がそれらの
変形及び変更を含むものとして、従来の技術の観点から
可能な限り広く解釈されるべきである。 ［００１５］以上の説明に関して更に以下の項を開示す
る。 （１）導電性相互接続を形成する方法において。 （ａ）その上に露出したシリコン領域と誘電物領域を有
するシリコン半導体表面を得ること。 （ｂ）前記表面上に、コバルトとチタンを含む群の中か
ら選ばれた材料の層を形成すること。 （Ｃ）前記層を前記露出したシリコンと反応させて７そ
れらの間にケイ化物を形成すること。 （ｄ）前記層のケイ化しない部分を取り除くこと。 （ｃ）前記表面上に導電性材料の層を形成すること。 （ｆ）前記導電性材←）の層の予め定められた部分上に
マスクを形成すること。 （ｇ）前記導電性材料の層のマスクされない部分を取り
除くこと。 （ｈ）前記マスクを取り除くこと。 の工程を含む、導電性相互接続を形成する方法。 ［００１６］　　（２）第１項の導電性相互接続を形成
する方法において７前記導電性材料は、約２５°Ｃで揮
発性のフッ化物を生成するような材料から構成される群
の中から選ばれる。 （３）第１項の導電性相互接続を形成する方法において
、前記マスクは、前記ケイ化した層の部分の２つの電気
的に分離された領域間に延びる。 （４）第２項の導電性相互接続を形成する方法において
、前記マスクは、前記ケイ化した層の部分の２つの電気
的に分離された領域間に延びる。 （５）第１項の導電性相互接続を形成する方法において
、前記マスクは、前記層の前記ケイ化物部分と前記ケイ
化部分から電気的に分離された導体との間に延びる。 （６）第２項の導電性相互接続を形成する方法において
、前記マスクは、前記層の前記ケイ化物部分と前記ケイ
化部分から分離された導体との間に延びる。 ［００１７）（７）第１項の導電性相互接続を形成する
方法において、前記導電性材料のマスクされない部分を
取り除く前記ステップは、前記ケイ化物に選択性を持つ
フッ素をベースとするエッチャントで前記マスクされな
い部分をエッチすることを含む。 （８）第２項の導電性相互接続を形成する方法において
、前記導電性材料のマスクされない部分を取り除く前記
ステップは、前記ケイ化物に選択性を持つフッ素をベー
スとするエッチャントで前記マスクされない部分をエッ
チすることを含む。 ［００１８］　　（９）第３項の導電性相互接続を形成
する方法において、前記導電性材料のマスクされない部
分を取り除く前記ステップは、前記ケイ化物に選択性を
持つフッ素をベースとするエッチャントで前記マスクさ
れない部分をエッチすることを含む。 （１０）第４項の導電性相互接続を形成する方法におい
て、前記導電性材料のマスクされない部分を取り除く前
記ステップは、前記ケイ化物に選択性を持つフッ素をベ
ースとするエッチャントで前記マスクされない部分をエ
ッチすることを含む。 ［００１９］　　（１１）第５項の導電性相互接続を形
成する方法において、前記導電性材料のマスクされない
部分を取り除く前記ステップは、前記ケイ化物に選択性
を持つフッ素をベースとするエッチャントで前記マスク
されない部分をエッチすることを含む。 （１２）第６項の導電性相互接続を形成する方法におい
て、前記導電性材料のマスクされない部分を取り除く前
記ステップは、前記ケイ化物に選択性を持つフッ素をベ
ースとするエラチャン１〜で前記マスクされない部分を
エッチすることを含む。
【図面の簡単な説明】
【図１】本発明に従うプロセスにおける異なる段階での
典型的な半導体デバイスの断面図。
【符号の説明】
１　　　　半導体デバイス ３　　　　フィールド酸化物 ５　　　　ソース／ドレイン領域 ７　　　　シリコン基板 ９　　　　ポリシリコンゲート電極 １１　　　　酸化物層 １３　　　　側壁酸化物層 １５　　　　ポリシリコン層 １７　　　　側壁酸化物層 １９　　　　チタン層 ２１　　　　ケイ化チタン ２３　　　　ケイ化チタンコンタクト領域２５　　　　
ケイ化チタンコンタク１〜領域２７　　　　窒化チタン ２９　　　　導電性材料 ３１　　　７オ１〜レジスト ３３　　　　局部相互接続パターン

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】導電性相互接続を形成する方法において、 （ａ）その上に露出したシリコン領域と誘電物領域を有
    するシリコン半導体表面を得ること、 （ｂ）前記表面上に、コバルトとチタンを含む群の中か
    ら選ばれた材料の層を形成すること、 （ｃ）前記層を前記露出したシリコンと反応させて、そ
    れらの間にケイ化物を形成すること、 （ｄ）前記層の、ケイ化しない部分を取り除くこと、 （ｅ）前記表面上に導電性材料の層を形成すること、 （ｆ）前記導電性材料の層の予め定められた部分上にマ
    スクを形成すること、 （ｇ）前記導電性材料の層のマスクされない部分を取り
    除くこと、 （ｈ）前記マスクを取り除くこと、 の工程を含む、導電性相互接続を形成する方法。
JP2418266A 1989-12-22 1990-12-25 局部相互接続形成方法 Pending JPH04209556A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US455469 1989-12-22
US07/455,469 US4980020A (en) 1989-12-22 1989-12-22 Local interconnect etch technique

Publications (1)

Publication Number Publication Date
JPH04209556A true JPH04209556A (ja) 1992-07-30

Family

ID=23808928

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2418266A Pending JPH04209556A (ja) 1989-12-22 1990-12-25 局部相互接続形成方法

Country Status (3)

Country Link
US (1) US4980020A (ja)
JP (1) JPH04209556A (ja)
KR (1) KR100219998B1 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5483104A (en) * 1990-01-12 1996-01-09 Paradigm Technology, Inc. Self-aligning contact and interconnect structure
US5166771A (en) * 1990-01-12 1992-11-24 Paradigm Technology, Inc. Self-aligning contact and interconnect structure
JPH0464234A (ja) * 1990-07-04 1992-02-28 Mitsubishi Electric Corp 配線パターンの形成方法
US5190893A (en) * 1991-04-01 1993-03-02 Motorola Inc. Process for fabricating a local interconnect structure in a semiconductor device
US5266156A (en) * 1992-06-25 1993-11-30 Digital Equipment Corporation Methods of forming a local interconnect and a high resistor polysilicon load by reacting cobalt with polysilicon
US5420071A (en) * 1993-06-30 1995-05-30 Burke; Edmund Methods of forming local interconnections in semiconductor devices
JP3256048B2 (ja) * 1993-09-20 2002-02-12 富士通株式会社 半導体装置及びその製造方法
US5753134A (en) * 1994-01-04 1998-05-19 Siemens Aktiengesellschaft Method for producing a layer with reduced mechanical stresses
JP3238820B2 (ja) * 1994-02-18 2001-12-17 富士通株式会社 半導体装置
US5422290A (en) * 1994-02-28 1995-06-06 National Semiconductor Corporation Method of fabricating BiCMOS structures
US5455189A (en) * 1994-02-28 1995-10-03 National Semiconductor Corporation Method of forming BICMOS structures
JPH07263544A (ja) * 1994-03-17 1995-10-13 Fujitsu Ltd 半導体装置及びその製造方法
JP3466874B2 (ja) * 1997-06-11 2003-11-17 株式会社東芝 半導体装置及びその製造方法
JP4836703B2 (ja) * 2006-07-31 2011-12-14 パナソニック株式会社 半導体レーザおよびその製造方法
US8318032B2 (en) * 2007-12-21 2012-11-27 Motorola Solutions, Inc. Method to pattern metallized substrates using a high intensity light source
US9653296B2 (en) * 2014-05-22 2017-05-16 Infineon Technologies Ag Method for processing a semiconductor device and semiconductor device
CN109509836B (zh) 2017-09-14 2022-11-01 联华电子股份有限公司 形成存储器电容的方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4675073A (en) * 1986-03-07 1987-06-23 Texas Instruments Incorporated Tin etch process
US4713358A (en) * 1986-05-02 1987-12-15 Gte Laboratories Incorporated Method of fabricating recessed gate static induction transistors
US4793896C1 (en) * 1988-02-22 2001-10-23 Texas Instruments Inc Method for forming local interconnects using chlorine bearing agents

Also Published As

Publication number Publication date
KR910013540A (ko) 1991-08-08
US4980020A (en) 1990-12-25
KR100219998B1 (ko) 1999-09-01

Similar Documents

Publication Publication Date Title
US6677678B2 (en) Damascene structure using a sacrificial conductive layer
KR100302894B1 (ko) 이중(ｄｕａｌ) 두께 코발트 실리사이드 층을 갖는 집적 회로 구조 및 그 제조 방법
EP0332833B1 (en) Improved method for forming local interconnects using chlorine bearing agents
US6548385B1 (en) Method for reducing pitch between conductive features, and structure formed using the method
JPH04209556A (ja) 局部相互接続形成方法
JP3152428B2 (ja) 選択的異方性を用いて局部相互接続を形成する改良方法
JPH04274323A (ja) 選択的にエッチングする方法
US7022612B2 (en) Method of removing etch residues
US5866947A (en) Post tungsten etch bank anneal, to improve aluminum step coverage
US6787428B2 (en) Aluminum-filled self-aligned trench for stacked capacitor structure and methods
JP2809196B2 (ja) 半導体装置の製造方法
US6103623A (en) Method for fabricating a tungsten plug structure and an overlying interconnect metal structure without a tungsten etch back or CMP procedure
US20020040885A1 (en) Plasma etching process and semiconductor plasma etching process
US5366928A (en) Method of manufacturing a semiconductor device, in which a metal conductor track is provided on a surface of a semiconductor body
US6057230A (en) Dry etching procedure and recipe for patterning of thin film copper layers
JP3173094B2 (ja) Ｍｏｓトランジスタの製造方法
US6847085B2 (en) High aspect ratio contact surfaces having reduced contaminants
TWI235455B (en) Method for manufacturing semiconductor device
JP2000058643A (ja) プラグの形成方法
US6020259A (en) Method of forming a tungsten-plug contact for a semiconductor device
JP2000049340A (ja) 半導体装置及びその製造方法
JPH11135481A (ja) エッチング方法
KR20030003331A (ko) 반도체 소자의 구리 배선 형성 방법
KR20030021373A (ko) 반도체소자의 콘택 형성방법
JPH09232287A (ja) エッチング方法及びコンタクトプラグ形成方法