KR100219998B1 - 국부상호접속에칭방법 - Google Patents

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Abstract

본 명세서는 코발트 또는 티타늄 실리사이드 영역에 접속된 전도성 상호 접속 패턴의 마스크되지 않는 부분을 제거하기 위해 코발트 및/또는 티타늄 실리사이드에 대해 선택성을 갖는 플루오르계 부식제를 사용함으로써 국부 상호 접속부를 형성하는 방법에 관한 것이다.

Description

국부 상호 접속 에칭 방법
제1a도 내지 제1e도는 본 발명에 따른 공정시에 상이한 단계의 전형적인 반도체 디바이스를 도시한 단면도.
*도면의 주요부분에 대한 부호의 설명
3 : 필드 산화물 5 : 소스/드리인 영역
7 : 실리콘 기판 11 : 산화물 층
9,25 : 게이트 13,17 : 측벽 산화물
15 : 폴리실리콘층 19 : 티타늄층
29 : 전도성 물질층 33 : 국부 상호 접속 패턴
본 발명은 반도체 디바이스 상의 티타늄 및 실리사이드 영역에 대한 국부 상호 접속을 제공하기 위한 새로운 국부 상호 접속 방법에 관한 것이다. 본 발명의 참고 문헌으로서는 본 발명의 발명자인 모트 에이. 더글라스(Monte A. Douglas)에게 허여된 미합중국 특허 번호 제4,675,073호 및 제4,793,896호와 그의 미합중국 출원인 출원 번호 제07/402,944호가 있다.
(배경 기술)
집적회로 내에서 상호 접속 레벨의 수를 증가시키면 소정의 집적회로 표면 영역 내에 부가적인 루팅(routing) 능력, 보다 조밀한 레이아웃(layout), 보다 바람직한 회로 성능 및 보다 좋은 회로 설계 조건이 제공된다. 특히 유용한 접속은, 통상적으로, 인접 확산 영역들이 서로 접속될 뿐아니라 인접한 폴리실리콘 및 금속 라인에도 접속되게 해주는 국부 상호 접속(local interconnection)이라 불리고 있다. 종래 기술에 따르면, 확산 영역들을 서로 접속할 뿐만 아니라 다른 층들에도 접속하기 위한 국부 상호 접속을 위해 금속 상호 접속을 사용하고 있다. 금속 상호접속은 후막 산화물층을 통과하여 상호 접속될 위치까지 비아(via)들을 에칭함으로써 형성된다. 이어서, 도체를 비아들에 채워서 접속을 형성한다. 이러한 종래의 방법은 통상의 컨택트 홀 (contact hole)에칭 및 레벨간 유전체 평탄화 기수로 이러한 접속에 필요한 영역을 감소시키고자 하는데는 제약(limitation)을 갖고 있다. 이러한 제약들로 는 접속될 하부 영역에 대한 비아들의 정렬 허용도(alignment tolerance), 신뢰성 싱Trp 에칭하는데 필요한 비아의 크기(하부 영역 내의 접촉 영역의 크기), 및 비아를 채워서 하부 영역에 대한 바람직한 옴(ohnic) 접촉을 형성하는 도체의 스텝 커버리지(step cobverge) 등이 있다. 또한, 유전체를 가로지르는 부가적인 금속 도체층은 후속 레벨에서 평탄화를 손실시키는 원인이 된다.
1984년IEDM 회보의 118페이지에 기재된 대체 방법을 살펴보면, 원하는 대로 필드 산화물 위로 연장하는 전도성 실리사이드(silicide)영역을 제공하기 위해서 부가적인 패터닝된 실리콘을 사용한다. 티타늄층이 기판 위에 피착되고, 실리사이드를 형성하기 위해 하부 실리콘과 티타늄이 직적 반응 하기 전에, 상호 접속된 2개의 영역을 분리시키는 실리콘 티타늄이 직접 반응하기 전에, 상호 접속될 2개의 영역을 분리시키는 실리콘 이산화물 영역 위로 연장하는 상호 접속을 한정하기 위해 박박 실리콘층이 티타늄 금 속의 상부에 패터닝된다. 이러한 실리콘층이 남아 있는 경우에, 실리사이드가 반응 공정 중에 형성되어 산화물 위로 연장된다. 이 방법은 국부 상호 접속부를 한정하기 위해 부가적인 실리콘층의 피착 및 패터닝을 필요로 한다. 또한, 티타늄 실리사이드는 종래의 반도체 불순물에 대해 매우 약한 확산 장벽이기 때문에, 최종 실리사이드 스트랩(strap)은 인(phosphorous)과 같은 전형적인 n-형 불순물이 확산될 수 있는 도관(conduit)을 제공한다. 만일 실리사이드 스트랩이 n-형 영역을 p-형 영역에, 예를 들어, n-도핑된 폴리실리콘을 p-형 확산부에 접속시키는데 사용된다면, 실리사이드 상호 접속을 통한 n-형 불순물로 p-형 영역의 역도핑(counterdoping)을 최소화하기 위해 비교적 저온에서 후속 공정을 실행해야만 한다.
또한 다른 공지된 방법을 살펴보면, 국부 상호 접속 물질로서 몰리브덴(molybdenum)금속을 사용한다. 그러나, 몰리브덴은 반도체 디바이스의 n-형 영역들을 도핑하는데 사용된 인이 확산할 수 있는 확산 도관으로서도 작용한다. 그러므로, 몰리브덴 상호 접속은 p-형 영역이 실리사이드 스트랩 상호 접속과 유사하게 몰리브덴을 통해 확산하는 인에 의해 바람직하지 않게 역도핑될 수 있기 때문에, n-형영역과 p-형 영역 사이에서 효과적인 국부 상호 접속이 되지 못한다.
또 다른 국부 상호 접속 방법으로서 미합중국 특허 제4,675,073호에 개시되어 있는 방법을 살펴보면, 확산 및 플리실리콘 게이트의 티타늄 실리사이드 피복을 형성하는 직접 반응으로부터 예를 들어, 티타늄 질화물과 같은 잔류 티타늄 화합물을 패터닝함으로써 바람직한 국부 상호 접속이 형성된다. 티타늄 질화물은 인접한 영역들 사이의 국부 상호 접속이 형성된다. 티타늄 질화물은 인접한 영역들 사이의 국부 상호 접속을 이루는데 유용하도록 충분한 전도성을 가지고 있다. 개시된 공정은 티타늄 실리사이드보다, 불필요한 티타늄 질화물을 더 신속하게 제거 하기 위해 플라즈마 에칭에서 반응물로서 4 플루오르화 탄소(CF4)를 사용한다. 4플루오르화 탄소를 사용하는 이 플라즈마 에칭은 티타뉴 실리사이드를 제거하는 속도의 거의 2배로 티타늄 질화물 또는 실리콘 산활물을 에칭한다. 또한, 이 기술은 티타늄 질화물 또는 티타늄 산화물을 에칭하는 속도의 2배로 실리콘 산화물을 에칭하고, 이속도의 5배로 포토레지스트(photoresist)를 에칭한다. 게다가, 이로 인해 유지 보수 및 세척(cleanup)에 많은 시간이 소요되게 되므로 상기 방법은 비생산적이다.
또 다른 국부 상호 접속 방법이 미합중국 특허 제4,793,896호 및 제4,863559호에 기재되어 있다. 이방법의 첫 번째 특징을 따르면, 국부 상호 접속은 내열성 금속(refractory metal)의 전도성 화합물로 덮여져 있는 이미 제조된 집적 회로의 유전체를 제공함으로써 반도체 표면상에 형성되고, 이러한 화학 화합물은 하부 실리콘 반도체 물질과 접촉하고 잇는 위치에서 내열성 금 속의 실리사이드화(silicidation) 중에 형성된다. 패터닝된 마스킹 물질은 특정 부분을 보호하기 위해 이러한 화학 화합물층위에 형성되며, 염소 함유제(chlorine vearing agent)는 패터닝된 마스킹 물질에 의해 보호된 부분을 제외하고는 모든 전도성 화합물층을 에칭하는데 사용된다. 염소 함유제는 하부 실리사이드 및 유전체층보다 빠른 속도로 전도성 화합물을 에칭시킨다. 패턴 마스킹 물질은 집적 회로 상에 국부 상호 접속을 형성하는 전도성물질의 보호 부분을 노출하기 위해 제거된다. 두 번째 특징에 따르면, 타타늄 질화 물층은 직접 반응에 의해 티타늄 실리사이드를 형성하는 부산물로서 형성되는데, 티타늄 질화물층은 산화물과 같은 절연체 위에 뿐만 아니라, 티타늄 실리사이드층 위에도 존재한다. 부식제(etchant)로서 사염화 탄소를 사용하는 플라즈마 에칭은 사염화 탄소의 탄소 원자들에 의한 티타늄 실리사이드 표면의 패시베이션으로 인해 비등방성이며 선택적으로 티타늄과 관련잇는 티타늄 질화물을 에칭하는데 사용된다. 소모 가능 전력 전극을 제공하거나 염소 스캐빈저(scavenger)가스를 반응기 내에 유입하여 티타늄 실리사이드의 불필요한 에칭을 감소시킴으로써 점화하여 가스 내의 음이온으로부터 전자를 광자 이탈(photodetaching)시킨다.
상술된 종래 기술의 국부 상호 접속 방법들 각각이 나름대로의 성공도를 가지고 있다는 사실에도 불구하고, 발명의 다양성이라는 측면에서 국부 상호 접속 시스템을 제공하기 위한 대안적인 방법을 제공하는 것이 항상 요구되고 있다.
(본 발명의 개시)
본 발명의 목적은, 반도체 디바이스상의 티타늄 및 코발트 실리사이드 영역에 대한 국부 상호 접속을 제공하기 위한 새로운 방법을 제공하는 것이다.
간단하게 말해서, 본 발명에 따르면, 반도체 디바이스의 제조시에, 예를 들어 소스/드레인 영역, 게이트 영역 및 그 밖의 다른 전도성 영역과 같이 노출된 실리콘 영역 위에 코발트 또는 티타늄층을 먼저 피착시킴으로써 국부 상호 접속을 형성한다. 그다음, 코발트 또는 티타늄이 실리콘과 접촉하는 영역에서는 코발트 실리사이드 또는 티타늄 실리사이드가 제공되고, 이렇게 형성된 실리사이드 위의 충뿐만 아니라 그 밖의 다른 곳에는 원소 코발트 또는 티타늄 질화물이 제공되도록, 반도체 디바이스를 질소 분위기, 바람직하게 질소 가스 및 아르곤, 폼밍(forming)가스 또는 암모니아의 조합 내에서 표준 방식으로 반응시킨다. 다음에는, 원소 코발트(여기에서는, 코발트가 사용됨)를 에이.이. 모르간(A.E. Morgan) 등의 전기 화학회지 제134권(1987), 제4호, 925-927 페이지 제3도에 관련되는 자체-정렬된 코발트 실리사이드 공정의 특성화(Characterization of a Self-Aligned Covalt Silicide Process)란 명칭으로 실린 논문에 기술된 바와 같은 표준 방식으로 제거한다. 티타늄 질화물은 상술된 미합중국 특허 제4,83.,559호에 기재된 바와같은 표준 방식으로 제거한다. 그 다음, 코발트 실리사이드 또는 티타늄실리사이드는 거의 에칭시키지 못하는 부식제에 위해 선택적으로 에칭될 수 있는 물질로 전도성 막을 전체 디바이스 상에 형성한다. 소정의 이러한 TiN, Mo W, W:Ti(N), W(N), Ta, TaSi2MoDi2및 WSi2를 포함하는 전도성 물질들은 전기 화학 협회의 학회지 제131권(1984), 제10호 325 페이지 기재되어 있다. 그 다음, 포토레지스트를 접촉 영역들, 예를 들어 소시/드레인과 게이트 상의 실리사이드 접촉 또는 소스/드레인과 필드 산화물 위에 형성된폴리실리탈층 상의 실리사이드 접촉영역 사이에서 국부 상호 접속부로서 작용하는 전도성 막 부분에 패터닝한 다음, 노출된 전도성 막을 적적한 플루오르 암유 부식제를 이용하여 에칭-제거한다. 이러한 부식제로는 제한적인 것은 아니지만, SR6, CF4, NF3및 SiF4가 있다. 그다음, 포토레지스트를 디바이스의 제 위치에 국부 상호 접속이 제공되도록 표준 방식을 제거한다. 이어서, 최종 반도체 디바이스이 제조가 표준 방식으로 완성된다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명하겠다.
제1a도를 먼저 참조하면, 동일한 칩내에 있는 디바이스(1)와 다른 디바이스를 분리시키기 랖한 필드 산화물(3)을 갖는 부분적으로 제조된 반도체 디바이스(1)가 도시되어 있다. 디바이스의 수스/드레인 영역(5)은, 소스/드레인 영역(5)들 사이에서 피착되고 기판 (7)으로부터산화물층(11)에 의해 이격된 폴리실리콘 게이트 전극(9)을 갖는 실리콘 층을 갖는 실리콘기판(7) 내에 형성된다. 또한, 자신의 상부에 측벽 산화물(17)을 갖고 있는 폴리실리콘층(15)은 필드 산화물 위에 형성된다. 폴리실리콘층(15)은 칩상의 다른 디바이스 또는 칩의 외부 회로에 대한 상호 접속으로서 사용될 수 있다.
제1b 도에 도시된 바와 같이 티타늄층(19)이 제1a 도에 도시된 바와같이 전체 디바이스 위에 피착되고, 질소 분위기의 650˚C의 온도에서 반응한 수, 층(19)은 소스/드레인 영역( 5)위에 티타늄 실리사이드 접촉 영역들(21)를 형성하며, 게이트(9) 위 및 층(15)위에 티타늄 실리사이드 접촉 영역들 (23 및25)을 형성한다. 티타늄 질화물(27)은 티타늄(19)이 실리콘과 접촉하지 않은 모든 위치에서 형성된다.
제1c도에 도시된 바와 같이, 티타늄 질화물은 표준 메가음파로 흔들어진(Megasonics-agitated) H2/H2O2/H2O 용액에 의해 제거된다. 그 다음, 이물질은 Ar, N2또는 -폼밍 가스와 같은 비반응성 대기 상태에서 700-800˚C로 어닐링된다. 그 다음, 티타늄 실리사이드에 관련된 물질(29), 예를 들어, 텅스텐에 대한 선택적 부식제에 의해 에칭될 수 있는 전도성 물질층(29)이 1087년 10월 고체 기술(Solid State Rechnology) 제97-103 페이지에 상술된 바와 같은 물리적 또는 화학적 방법에 의한 표준 방시긍로, 충분한 전도도를 달성하는데 필요한 두께로 전체 기판 표면 위에 피착되므로, 디바이스 성능은 떨어지지 않는다. 이 층은 제1d 도에 도시된 바와 같이 층(29)에서 얻어질 상호 접속 패턴을 덮는 표준 포토레지스트(31)로 패터닝 된다. 그다음, 포토레지스트(31)에 의해 마스크된 부분을 제외한 층(29) 모두가 제거되도록 1985년 1월 고체 기술 제150-158 페이재에 기재된 바와 같은 표준 방식으로, 전기 방전되는 분위기 내서서 노출된 영역에 있는 층(29)이 플루오르 함유 부식제로 에칭된다. 그 다음, 포토레지스트는 제1e 도에 도시된 바와 같이, 패턴(33)은 필드 산화물(3) 및 측벽 산화물 (17) 위로 횡단함으로써 티타늄 실리사이드 접촉 부분(21)을 통해 소스/드레인 영역(5)과 폴리실리콘 도체(15)의 티타늄 실리사이드 접축 부분(25)을 접속시킨다.
상술한 절차는 제1b 도에 관련되고 1986년 10월 고체 기술 제97-103페이지에 기술된 티타늄 피착 방법이 코발트 피착 방법으로 대체되는 경우에 사용될 수 있다. 이 경우 상술한 모든 절차는 코발트 실리사이드가 상술한 티타늄 실리사이드 대신에 형성된다는 것을 제외하고는 반복될 수 있고, 반응 중에 실리콘 위에 피착되지 않은 코발트는 티타늄의 경우에서 처럼 질화물로 변환되는 것이 아니라 원소 코발트 상태로 유지된다. 따라서, 티타늄 질화물을 제거하는 상술된 단계는 원소 코발트를 제거하는 단계로 대체된다. 코발트는 상술된1987년 10월 전기 화학 협회의 학회지에 기재된 화학 작용으로 에칭된다.
본 발명은 티타늄 및 코발트 실리사이드를 사용하요 국부상호 접속 기술을 향상시키며, 이로써 CMOS 및 논리 회로 모두의 셀사이즈가 감소되어 성능을 향상 시킬 수 있는 효과가 있다.
본 발명은 바람직한 실시예에 대해서 기술하였지만, 본 분야에 숙련된 기술자들이라면 여러 가지로 변경 및 변형시킬 수 있다. 그러므로, 본 발명은 첨부된 특허 청구 범위 내에서 여러 가지로 변경 및 변형시킬 수 있다.

Claims (12)

  1. 전도성 상호 접속을 형성하는 방법에 있어서,
    (a)노츨된 실리콘 영역 및 유전체 영역을 그 위에 갖고 있는 실리콘 반도체 표면을 제공하는 단계;
    (b)코발트 및 티타늄으로 구성된 부류로부터 취해진 층을 상기 표면 위에 형성하는 단계;
    (c)실리사이드(silicide)를 형성하기 위해 상기 층과 상기 노출된 실리콘을 반응시키는 단계;
    (d)상기 층의 비-실리사이드 부분을 제거하는 단계;
    (e)전도성 물질층을 상기 표면 위에 형성하는 단계;
    (f)상기 전도성 물질층의 선정된 부분 위에 마스크를 형성하는 단계;
    (g)상기 전도성 물질층의 마스크되지 않은 부분을 제거하는 단계;
    (h)상기 마스크를 제거하는 단계를 포함하는 것을 특징으로 하는 전도성 상호 접속 형성 방법.
  2. 제1항에 있어서, 상기 전도성 물질은 약 25˚C에서 휘발성 플루오르 화합물을 형성하는 물질로 구성된 부류로부터 취해진 것을 특징으로 하는 전도성 상호 접속 형성 방법.
  3. 제1항에 있어서, 상기 마스크는 상기 층의 실리사이드 부분들 주 2개의 전기적으로 절연된 부분들 사이로 연장하는 것을 특징으로 하는 전도성 상호 접속 형성 방법.
  4. 제2항에 있어서, 상기 마스크는 상기 층의 실리사이드 부분들 중2개의 전기적으로 절연된 부분들 사이로 연장하는 것을 특징으로 하는 전도성 상호 접속 형성 방법.
  5. 저1항에 있어서, 상기 마스크는 상기 층의 상기 실리사이드 부분과 상기 실리사이드 부분으로부터 전기적으로 절연된 전도체 사이로 연장하는 것을 특징으로 하는 전도성 상호 접속 형성 방법.
  6. 제2항에 있어서, 상기 마스크는 상기 층의 상기 실리사이드 부분과 상기 실리상리드 부분으로부터 전기적으로 절연된 전도체 사이로 연장하는 것을 특징으로 하는 전도성 상호 접속 형성 방법.
  7. 제1항에 있어서, 상기 전도성 물질층의 마스크되지 않은 부분을 제거하는 상기 단계는 상기 마스크되지 않은 부분을 상기 실리사이드에 대해 선택성을 갖는 플루오르계부식제(fluorine vased etchant)오 에칭하는 단계를 포함하는 것을 특징으로 하는 전도성 상호 접속 형성 방법.
  8. 제2항에 있어서, 상기 전도성 물질층의 마스크되지 않은 부분을 제거하는 상기 단계는 상기 마스크되지 않은 부분을 상기 실리사이드에 대해 선택성을 겆는 플루오르계 부식제로 에칭하는 단계를 포함하는 것을 특징으로 하는 전도성 상호 접속 형성 방법.
  9. 제3항에 있어서, 상기 전도성 물질층의 마스크되지 않은 부분을 제거하는 상기 단계는 상기 마스크되지 않은 부분을 상기 실리사이드에 대해 선택성을 갖는 플루오르계 부식제로 에칭하는 단계를 포함하는 것을 특징으로 하는 전도성 상호 접속 형성 방법.
  10. 제4항에 있어서, 상기 전도성 물질층의 마스크되지 않은 부분을 제거하는 상기 단계는 상기 마스크되지 않은 부분을 상기 실리사이드에 대해 선택성을 갖는 플루오르계 부식제로 에칭하는 단계를 포함하는 것을 특징으로 하는 전도성 상호 접속 형성 방법.
  11. 제5항에 있어서, 상기 전도성 물질츠의 마스크되지 않은 부분을 제거하는 상기 단계는 상기 마스크되지 않은 부분을 상기 실리사이드에 대해 선택서을 갖는 플루오르계 부식제로 에칭하는 단계를 포함하는 것을 특징으로 하는 전도성 상소 형성 방법.
  12. 제6항에 있어서, 상기 전도성 물질층의 마스크되지 않은 부분을 제거하는 상기 단계는 상기 마스크되지 않은 부분을 상기 실리사이드에 대해 선택성을 갖는 플루오르계 부식제로 에칭하는 단계포함하는 것을 특징으로 하는 전도성 상호 접속 형성 방법.
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