JP2001351918A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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英世 春花
Hiroyuki Amishiro
啓之 網城
Motoshige Igarashi
元繁 五十嵐
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Abstract

(57)【要約】 【課題】 半導体装置の金属埋め込み配線において、金
属配線とその周囲の絶縁膜との間で高い絶縁性を実現す
る。 【解決手段】 半導体基板上に配置された絶縁膜110
の溝111内に、金属部材122とバリアメタル121
からなる金属配線120が形成される。そして、金属部
材122の側部に形成されたバリアメタル121の上部
と接するように、第1の金属拡散防止膜131が絶縁膜
110上に形成される。さらに、第1の金属拡散防止膜
131及び金属配線120の上に、第2の金属拡散防止
膜132が形成される。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特にダマシン技術を用いた多層配線
部の構造及びその製造方法に関するものである。
【0002】
【従来の技術】近時、LSI(Large Scale Integrated
Circuit)等の半導体装置において、半導体素子の高集積
化に伴って、配線の微細化や、ダマシン技術を用いた多
層配線化が進んでいる。
【0003】図5は、従来の半導体装置の製造方法を説
明するための断面図である。先ず、図5(a)に示すよ
うに、図示しない半導体基板において、配線間絶縁膜5
01をCVD(Chemical Vapor Deposition)法により形
成する。次に、図5(b)に示すように、上記配線間絶
縁膜501の表面に、金属埋め込み溝を形成するための
レジストパターンを形成した後、エッチングにより金属
埋め込み溝501aを形成する。そして、この溝501
aの内面(底面及び両側面)及び配線間絶縁膜501の
表面にバリアメタル502を形成した後、上記溝501
aに、例えばCu等の金属503を埋め込む。次に、図
5(c)に示すように、配線に不要な金属503をCM
P(ChemicalMechanical Polishing)法により除去する。
さらに、図5(d)に示すように、配線間絶縁膜501
上のバリアメタル502をCMP法により除去する。最
後に、図5(e)に示すように、金属拡散防止膜504
をCVD法により形成して、半導体基板上に金属埋め込
み配線を形成していた。
【0004】
【発明が解決しようとする課題】しかし、上記従来の方
法では、配線間絶縁膜501上のバリアメタル502を
CMP法によって除去した後に、配線間絶縁膜501、
バリアメタル502、及び金属503の表面が、同時に
露出する。ここで、バリアメタル502の研磨レート
は、配線間絶縁膜501及び金属503の研磨レートよ
りも速いため、バリアメタル502の表面が、配線間絶
縁膜501及び金属503の表面よりも落ちこんでしま
う。その後、この露出面の上に金属拡散防止膜504を
形成すると、図5(f)に示すように、金属拡散防止膜
504とバリアメタル502との間に空間505ができ
てしまう。そして、後工程にて熱処理を行う際に、この
空間505を介して金属503が配線間絶縁膜501に
拡散するため、配線間絶縁膜501の絶縁性が低下する
問題があった。
【0005】また、上述したように、CMP法によりバ
リアメタル502を除去した後に、配線間絶縁膜50
1、バリアメタル502、及び金属503の表面が同時
に露出するため、CMPによって削られた金属503が
配線間絶縁膜501上に付着したり、削られた配線間絶
縁膜501が金属503上に付着する可能性があった。
この場合も、付着した金属503が配線間絶縁膜501
に拡散するため、配線間絶縁膜501の絶縁性が低下す
る問題があった。また、付着した配線間絶縁膜501が
金属503に拡散するため、金属配線の抵抗が上昇する
という問題もあった。
【0006】また、CMPに使用されるスラリーの種類
によっては、バリアメタル502と金属503の境界部
において、部分的に金属503が溶出してしまうため
(図3(c)参照)、金属配線の抵抗が上昇する問題が
あった。
【0007】本発明は、上記従来の課題を解決するため
になされたものであり、半導体装置の金属埋め込み配線
において、金属配線とその周囲の絶縁膜との間で高い絶
縁性を実現するものである。
【0008】
【課題を解決するための手段】請求項1の発明にかかる
半導体装置は、半導体基板上に配置され溝が形成された
絶縁膜と、前記溝に形成された金属配線と、前記金属配
線及び前記絶縁膜の上に形成された金属拡散防止膜とを
備え、前記金属配線の側面の上部は、前記金属拡散防止
膜と接することを特徴とするものである。
【0009】請求項2の発明にかかる半導体装置は、請
求項1に記載の半導体装置において、前記金属拡散防止
膜は、前記絶縁膜の上に形成された第1の金属拡散防止
膜と、前記金属配線及び前記第1の金属拡散防止膜の上
に形成された第2の金属拡散防止膜とを備え、前記金属
配線の側面の上部は、前記第1の金属拡散防止膜と接す
ることを特徴とするものである。
【0010】請求項3の発明にかかる半導体装置は、請
求項2に記載の半導体装置において、前記金属配線は、
金属部材と、この金属部材の底面及び両側面に形成され
たバリアメタルとを備え、前記金属部材の側面に形成さ
れたバリアメタルの上部は、前記第1の金属拡散防止膜
と接することを特徴とするものである。
【0011】請求項4の発明にかかる半導体装置は、請
求項1に記載の半導体装置において、前記金属拡散防止
膜は、窒素を含む絶縁膜であることを特徴とするもので
ある。
【0012】請求項5の発明にかかる半導体装置の製造
方法は、半導体基板上に配置された絶縁膜上に第1の金
属拡散防止膜を形成する工程と、前記第1の金属拡散防
止膜の表面から前記絶縁膜内に溝を形成する工程と、前
記溝の内面及び前記第1の金属拡散防止膜の表面にバリ
アメタルを形成する工程と、前記溝に金属を埋め込む工
程と、CMPにより前記金属の不要な部分を除去する第
1のCMP工程と、CMPにより前記第1の金属拡散防
止膜上のバリアメタルを除去する第2のCMP工程と、
前記第2のCMP工程により露出した前記第1の金属拡
散防止膜および金属の表面に第2の金属拡散防止膜を形
成する工程と、を含むことを特徴とするものである。
【0013】請求項6の発明にかかる半導体装置の製造
方法は、請求項5に記載の製造方法において、前記第1
のCMP工程と、前記第2のCMP工程とは、連続して
実施する工程であることを特徴とするものである。
【0014】請求項7の発明にかかる半導体装置の製造
方法は、請求項5または6に記載の製造方法において、
前記第2のCMP工程において、前記第1の金属拡散防
止膜の上層部をさらに除去することを特徴とするもので
ある。
【0015】請求項8の発明にかかる半導体装置の製造
方法は、半導体基板上に配置された第1の絶縁膜上に第
1の金属拡散防止膜を形成する工程と、前記第1の金属
拡散防止膜の上に第2の絶縁膜を形成する工程と、前記
第2の絶縁膜の表面から前記第1の金属拡散防止膜を貫
いて前記第1の絶縁膜内に溝を形成する工程と、前記溝
の内面及び前記第2の絶縁膜の表面にバリアメタルを形
成する工程と、前記溝に金属を埋め込む工程と、CMP
により前記金属の不要な部分を除去する第1のCMP工
程と、CMPにより前記第2の絶縁膜上のバリアメタル
及び前記第2の絶縁膜を除去する第2のCMP工程と、
前記第2のCMP工程により露出した第1の金属拡散防
止膜および金属の表面に第2の金属拡散防止膜を形成す
る工程と、を含むことを特徴とするものである。
【0016】請求項9の発明にかかる半導体装置の製造
方法は、請求項8に記載の製造方法において、前記第1
のCMP工程と、前記第2のCMP工程とは、連続して
実施する工程であることを特徴とするものである。
【0017】請求項10の発明にかかる半導体装置の製
造方法は、請求項8または9に記載の製造方法におい
て、前記第2のCMP工程において、前記第1の金属拡
散防止膜の上層部をさらに除去することを特徴とするも
のである。
【0018】請求項11の発明にかかる半導体装置の製
造方法は、半導体基板上に配置された絶縁膜の表面から
溝を形成した後、前記溝の内面及び前記絶縁膜の表面に
バリアメタルを形成する工程と、前記溝に金属を埋め込
む工程と、CMPにより前記金属の不要な部分を除去す
る第1のCMP工程と、CMPにより前記絶縁膜上のバ
リアメタルを除去する第2のCMP工程と、前記絶縁膜
の上層部をエッチングするエッチング工程と、前記エッ
チング後の絶縁膜及び前記金属の上に拡散防止膜を形成
する工程と、を含むことを特徴とするものである。
【0019】請求項12の発明にかかる半導体装置の製
造方法は、請求項11に記載の製造方法において、前記
エッチング工程において、前記金属側部のバリアメタル
の上端よりも絶縁膜の表面が低くなるように、前記絶縁
膜をエッチングすることを特徴とするものである。
【0020】請求項13の発明にかかる半導体装置の製
造方法は、請求項11または12に記載の製造方法にお
いて、前記第1のCMP工程と、前記第2のCMP工程
とは、連続して実施する工程であることを特徴とするも
のである。
【0021】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。先ず、実施の形態1におい
て、本発明を適用した半導体装置について説明する。
【0022】実施の形態1.図1は、本発明の実施の形
態1による半導体装置を説明するための断面図である。
図1において、110は溝111が形成された絶縁膜と
しての配線間絶縁膜、120は溝111に形成された、
例えばCu配線のような金属配線、130は金属拡散防
止膜としてのCu拡散防止膜を示している。図中、金属
拡散防止膜130は、金属配線120の側面の上部と接
するように、絶縁膜110及び金属配線120の上に形
成されている。また、これらは、図示しない半導体基板
上に形成されている。
【0023】ここで、絶縁膜(配線間絶縁膜)110
は、CVD法により形成されたSiO 2膜あるいはフッ
素が添加されたSiO2膜、プラズマCVD法により形
成されたSiO2膜、またはTEOS系のガスを用いて
生成されたSiO2膜の何れかである。そして、絶縁膜
110には、金属配線埋め込み用の溝111がエッチン
グにより形成されている。
【0024】また、金属配線120は、金属部材として
のCu122と、金属部材122の底面及び両側面に形
成されたバリアメタル121とによって構成されてい
る。ここで、金属部材122としては、Cu以外にA
l,Au,Ag,Wあるいはそれらの合金のように配線
抵抗の小さいものが用いられ、CVD法やスパッタ法に
よって形成される。また、バリアメタル121は、金属
部材122の絶縁膜110への拡散防止や、金属部材1
22の溝111への密着性向上のために、蒸着法やスパ
ッタ法によって形成される薄膜であり、例えば、Ta
N,Ti,TiNの薄膜,あるいはこれらの積層膜であ
る。
【0025】また、金属拡散防止膜130は、絶縁膜1
10の上に形成された第1の金属拡散防止膜131と、
第1の金属拡散防止膜131及び金属配線120の上に
形成された第2の金属拡散防止膜132とによって構成
されている。ここで、これら金属拡散防止膜130,1
31,132は、例えば、SiN膜(窒化シリコン膜)
やSiNxyのような窒素を含む絶縁膜、または低誘電
率の絶縁膜であり、金属の拡散防止に大きな効果を有す
るものである。
【0026】以上のように、本実施の形態1の半導体装
置は、半導体基板上に配置され金属配線用の溝111を
有する絶縁膜110と、上記溝111に形成された金属
配線120と、金属配線120の側面上部と接するよう
に、絶縁膜110及び金属配線120の上に形成された
金属拡散防止膜130と、を備えている。また、金属拡
散防止膜130は、第1の金属拡散防止膜131と、第
2の金属拡散防止膜132との積層膜であり、上記金属
配線120の側面上部は、絶縁膜110に形成された第
1の金属拡散防止膜131と接する。また、金属配線1
20は、金属部材122と、この金属部材122の底面
及び両側面に形成されたバリアメタルとを備えており、
金属部材122側面のバリアメタル121の上部は、上
記第1の金属拡散防止膜131と接する。すなわち、第
1の金属拡散防止膜131によって、金属部材122と
絶縁膜110とが接しない構造を有する。従って、バリ
アメタル121の上部が、絶縁膜110及び金属部材1
22の表面より落ち込んだ場合でも、第1の金属拡散防
止膜によって金属部材122の絶縁膜110への拡散を
防止できる。このため、絶縁膜110と金属部材122
との間で高い絶縁性が得られ、金属埋め込み配線の信頼
性が向上する。
【0027】また、窒化シリコン膜のように窒素を含む
絶縁膜を第1の金属拡散防止膜131として用いること
により、酸素を含む絶縁膜を用いた場合と比較して高い
絶縁効果が得られる。
【0028】次に、実施の形態2から実施の形態4にお
いて、本発明を適用した半導体装置の製造方法について
説明する。
【0029】実施の形態2.図2は、本発明の実施の形
態2による半導体装置の製造方法を説明するための断面
図である。先ず、図2(a)に示すように、図示しない
半導体基板上において、例えばSiO2膜からなる絶縁
膜としての配線間絶縁膜210をCVD法により形成す
る。そして、絶縁膜210の上に、例えばSiN膜から
なる第1の金属拡散防止膜220をCVD法により形成
する。
【0030】次に、図2(b)に示すように、上記第1
の金属拡散防止膜220の表面に、金属埋め込み用の溝
(以下、溝と略する)211を形成するためのレジスト
パターンを形成した後(図示省略)、このレジストパタ
ーンをマスクとして、溝211を絶縁膜210内にエッ
チングにより形成する。また、エッチング後、上記レジ
ストパターンを、アッシング及び薬液洗浄により除去す
る。そして、溝211の内面(底面及び両側面)と第1
の金属拡散防止膜220の表面に、例えばTaNからな
るバリアメタル230を蒸着法またはスパッタ法により
形成した後、上記溝211の内面に形成されたバリアメ
タル230の表面に電解メッキ(図示省略)を施して、
例えばCuからなる金属240をCVD法により上記溝
211に埋め込む。
【0031】次に、図2(c)に示すように、上記埋め
込まれた金属240のうち配線として不要な部分をCM
P法により除去する(以下、第1のCMP工程と称す
る)。
【0032】さらに、図2(d)に示すように、第1の
金属拡散防止膜220上に形成されたバリアメタル23
0をCMP法により除去する(以下、第2のCMP工程
と称する)。
【0033】最後に、図2(e)に示すように、第2の
CMP工程を実施した後に露出した第1の金属拡散防止
膜220及び金属240の表面に、例えばSiN膜から
なる第2の金属拡散防止膜250をCVD法により形成
する。
【0034】上述した工程を経て製造される半導体装置
(図2(e)参照)は、実施の形態1において説明した
半導体装置(図1参照)と同一の構造を有する。すなわ
ち、本実施の形態2による製造方法は、実施の形態1に
よる半導体装置を製造する方法の1つである。
【0035】以上説明した本実施の形態2による半導体
装置の製造方法は、絶縁膜210上に第1の金属拡散防
止膜220を形成した後、金属埋め込み用の溝211を
形成した。そして、上記溝211の内面と、第1の金属
拡散防止膜220の表面にバリアメタル230を形成
し、電解メッキ処理後の溝211に金属240を埋め込
んだ。さらに、配線に不要な金属240を第1のCMP
工程において除去した後、バリアメタル230を第2の
CMP工程において除去した。そして、第2のCMP工
程終了後に露出した第1の金属拡散防止膜220及び金
属240の表面に、第2の金属拡散防止膜250を形成
した。
【0036】この製造方法によれば、第1及び第2のC
MP工程において、金属240は、第1の金属拡散防止
膜220またはバリアメタル230によって絶縁膜21
0から常に分離されている。すなわち、CMPによって
削られた金属240が、絶縁膜210の表面に付着する
ことはない。また、絶縁膜210は、常に第1の金属拡
散防止膜220に覆われているため、CMPによって削
られた絶縁膜210が金属240の表面に付着すること
はない。
【0037】従って、金属240が絶縁膜210に拡散
しないため、絶縁膜210と金属240との間で高い絶
縁性が得られる。また、絶縁膜210が金属240に拡
散しないため、金属240の抵抗上昇を防止できる。こ
れにより、金属配線(バリアメタル230及び金属24
0)と絶縁膜210との間で高い絶縁性が得られるとと
もに、金属配線の抵抗上昇を防止できるため、金属埋め
込み配線の信頼性が向上する。
【0038】なお、第2のCMP工程において、バリア
メタル230だけでなく第1の金属拡散防止膜220の
上層部まで削ってもよい。これにより、バリアメタル2
30と、第1の金属拡散防止膜220との境界部分の膜
が削られるため、上記CMP後の露出表面の膜質が均一
になる。
【0039】また、第1及び第2のCMP工程を連続し
て行うことにより、半導体装置の製造工程数を減らすこ
とができる。
【0040】実施の形態3.図3は、本発明の実施の形
態3による半導体装置の製造方法を説明するための断面
図である。先ず、図3(a)に示すように、図示しない
半導体基板上において、例えばSiO2膜からなる第1
の絶縁膜としての配線間絶縁膜310をCVD法により
形成した後、上記第1の絶縁膜310の上に、例えばS
iN膜からなる第1の金属拡散防止膜320をCVD法
により形成する。そして、第1の金属拡散防止膜320
の上に、例えばSiO2膜からなる第2の絶縁膜330
をCVD法により形成する。
【0041】次に、図3(b)に示すように、上記第2
の絶縁膜330の表面に、金属埋め込み用の溝(以下、
溝と略する)311を形成するためのレジストパターン
を形成した後(図示省略)、このレジストパターンをマ
スクとして、第2の絶縁膜330の表面から第1の金属
拡散防止膜320を貫いて第1の絶縁膜310内に溝3
11をエッチングにより形成する。また、エッチング
後、上記レジストパターンを、アッシング及び薬液洗浄
により除去する。そして、上記溝311の内面(底面及
び両側面)と第2の絶縁膜330の表面に、例えばTa
Nからなるバリアメタル340を蒸着法またはスパッタ
法により形成した後、上記溝311の内面に形成された
バリアメタル340の表面に電解メッキ(図示省略)を
施して、例えばCuからなる金属350をCVD法によ
り上記溝311に埋め込む。
【0042】次に、図3(c)に示すように、上記埋め
込まれた金属350のうち配線として不要な部分をCM
P法により除去する(以下、第1のCMP工程と称す
る)。ここで、図中の符号360は、CMPで使用され
るスラリーによって金属350の一部分が溶出してでき
た空域を示している。
【0043】次に、図3(d)に示すように、第2の絶
縁膜330及び第1の金属拡散防止膜320をCMP法
により除去する(以下、第2のCMP工程と称する)。
この第2のCMP工程によって、上記空域360近傍の
金属350も除去される。
【0044】最後に、図3(e)に示すように、第2の
CMP工程を実施した後に露出した第1の金属拡散防止
膜320及び金属350の表面に、例えばSiN膜から
なる第2の金属拡散防止膜370をCVD法により形成
する。
【0045】上述した工程を経て製造される半導体装置
(図3(e)参照)は、実施の形態1で説明した図1に
示す構造を有する。
【0046】以上説明した本実施の形態3による半導体
装置の製造方法は、第1の絶縁膜310の上に第1の金
属拡散防止膜320を形成した後、その上に第2の絶縁
膜330を形成した。そして、金属埋め込み用の溝31
1を形成した後、この溝311の内面と、第2の絶縁膜
330の表面にバリアメタル340を形成し、電解メッ
キ処理後の溝311に金属350を埋め込んだ。そし
て、配線に不要な金属350を第1のCMP工程におい
て除去した後、バリアメタル340及び第2の絶縁膜3
30を第2のCMP工程において除去した。そして、第
2のCMP工程終了後に露出した第1の金属拡散防止膜
320及び金属350の表面に、第2の金属拡散防止膜
370を形成した。
【0047】この製造方法によれば、第1のCMP工程
において、スラリーによってバリアメタル340近傍の
金属350が溶出して空域360(図38(c)参照)
が形成されたとしても、その空域360は第2のCMP
工程で除去されるため、製造される半導体装置には影響
しない。従って、金属配線の抵抗値の上昇を抑えること
ができ、半導体装置の歩留まりが向上する。
【0048】また、実施の形態2による製造方法と同様
に、第1及び第2のCMP工程において、金属350
は、第1の金属拡散防止膜320またはバリアメタル3
40によって第1の絶縁膜310から常に分離されてい
る。すなわち、CMPによって削られた金属350が、
第1の絶縁膜310の表面に付着することはない。ま
た、第1の絶縁膜310は、常に第1の金属拡散防止膜
320に覆われているため、CMPによって削られた絶
縁膜310が金属350の表面に付着することはない。
従って、金属350と絶縁膜310とは相互に拡散しな
いため、金属配線とその周囲の絶縁膜との間で高い絶縁
性が得られるとともに、金属配線の抵抗上昇を防止でき
る。これにより、金属埋め込み配線の信頼性が向上す
る。
【0049】なお、第2のCMP工程において、第2の
絶縁膜330だけでなく第1の金属拡散防止膜320の
上層部まで削ってもよい。これにより、第2の絶縁膜3
30と、第1の金属拡散防止膜320との境界部分の膜
が削られるため、第2のCMP工程後の露出表面の膜質
が均一になる。
【0050】また、第1及び第2のCMP工程を連続し
て行うことにより、半導体装置の製造工程数を減らすこ
とができる。
【0051】実施の形態4.図4は、本発明の実施の形
態4による半導体装置の製造方法を説明するための断面
図である。先ず、図4(a)に示すように、図示しない
半導体基板上において、例えばSiO2膜からなる絶縁
膜としての配線間絶縁膜410をCVD法により形成す
る。
【0052】次に、図4(b)に示すように、上記絶縁
膜410の表面に、金属埋め込み用の溝(以下、溝と略
する)411を形成するためのレジストパターンを形成
した後(図示省略)、このレジストパターンをマスクと
して絶縁膜410内に溝411をエッチングにより形成
する。また、エッチング後、上記レジストパターンを、
アッシング及び薬液洗浄により除去する。そして、上記
溝411の内面(底面及び両側面)と絶縁膜410の表
面に、例えばTaNからなるバリアメタル420を蒸着
法またはスパッタ法により形成した後、上記溝411の
内面に形成されたバリアメタル420の表面に電解メッ
キ(図示省略)を施して、例えばCuからなる金属43
0をCVD法により上記溝411に埋め込む。
【0053】次に、図4(c)に示すように、上記埋め
込まれた金属430のうち配線として不要な部分をCM
P法により除去する(以下、第1のCMP工程と称す
る)。
【0054】そして、図4(d)に示すように、絶縁膜
410の表面に形成されたバリアメタル420をCMP
法により除去する(以下、第2のCMP工程と称す
る)。
【0055】次に、図4(e)に示すように、絶縁膜4
10の上層部をエッチングする。ここで、金属430及
びバリアメタル420に対する絶縁膜410のエッチン
グ選択比は大きい値とし、絶縁膜410を選択的にエッ
チングする。また、絶縁膜410の表面が、金属430
の側面に形成されたバリアメタル420の上端よりも低
くなるまでエッチングを行う。
【0056】最後に、図4(f)に示すように、エッチ
ング後の絶縁膜410、バリアメタル420、及び金属
430の表面に、例えばSiN膜からなる金属拡散防止
膜440をCVD法により形成する。
【0057】上述した工程を経て製造される半導体装置
(図4(f)参照)は、実施の形態1で説明した半導体
装置(図1参照)とほぼ同一の構造を有する。すなわ
ち、金属拡散防止膜440が2層構造ではないという相
違点はあるが、バリアメタル420の上部が金属拡散防
止膜440と接するように、金属拡散防止膜440が絶
縁膜410及び金属430の上に形成されている点が同
一である。
【0058】以上説明した本実施の形態4による半導体
装置の製造方法は、絶縁膜410の上に金属埋め込み用
の溝411を形成した後、この溝411の内面と絶縁膜
410表面にバリアメタル420を形成し、溝411に
金属430を埋め込んだ。そして、配線に不要な金属4
30を第1のCMP工程において除去した後、バリアメ
タル420を第2のCMP工程において除去した。そし
て、絶縁膜410の上層部を、バリアメタル420の上
端よりも絶縁膜410の表面が低くなるまでエッチング
した後、金属拡散防止膜440を形成した。
【0059】この製造方法によれば、第2のCMP工程
において、金属430側部のバリアメタル420の上端
が、絶縁膜410の表面よりも落ち込んだ場合であって
も、第2のCMP工程後に絶縁膜410の上層部をエッ
チングしてから金属拡散防止膜440を形成するため、
金属430をバリアメタル420または金属拡散防止膜
440で確実に覆うことができる。従って、金属430
が絶縁膜410に拡散しないため、絶縁膜410と金属
430との間で高い絶縁性が得られ、金属埋め込み配線
の信頼性が向上する。
【0060】また、本実施の形態4による製造方法は、
工程数が少ないため、製造コストを抑えることができ
る。
【0061】
【発明の効果】請求項1の発明によれば、金属配線側面
の上部と、金属拡散防止膜が接するため、金属配線と絶
縁膜との間で高い絶縁性が得られる。
【0062】請求項2の発明によれば、金属配線側面の
上部と、第1の金属拡散防止膜が接するため、金属配線
と絶縁膜との間で高い絶縁性が得られる。
【0063】請求項3の発明によれば、金属部材側面の
バリアメタル上部と、第1の金属拡散防止膜が接するた
め、金属部材側面は、バリアメタル及び第1の金属拡散
防止膜により覆われる。従って、金属部材と絶縁膜との
間で高い絶縁性が得られる。
【0064】請求項4の発明によれば、金属拡散防止膜
による絶縁効果が向上する。
【0065】請求項5の発明によれば、第1の金属拡散
防止膜及びバリアメタルによって、金属と絶縁膜とが常
に分離されるため、金属と絶縁膜との間で高い絶縁性が
得られる。
【0066】請求項6、9、13何れかの発明によれ
ば、半導体装置の製造工程数を減らすことができる。
【0067】請求項7または10の発明によれば、第2
のCMP工程により露出した表面の膜質が均一になる。
【0068】請求項8の発明によれば、第1の金属拡散
防止膜及びバリアメタルによって、金属と第1の絶縁膜
が常に分離されるため、金属と第1の絶縁膜との間で高
い絶縁性が得られる。
【0069】請求項11または12の発明によれば、金
属の絶縁膜への拡散を金属拡散防止膜によって防止でき
るため、金属と絶縁膜との間で高い絶縁性が得られる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1による半導体装置を説
明するための断面図である。
【図2】 本発明の実施の形態2による半導体装置の製
造方法を説明するための断面図である。
【図3】 本発明の実施の形態3による半導体装置の製
造方法を説明するための断面図である。
【図4】 本発明の実施の形態4による半導体装置の製
造方法を説明するための断面図である。
【図5】 従来の半導体装置の製造方法を説明するため
の断面図である。
【符号の説明】
110 絶縁膜(配線間絶縁膜)、111 溝、120
金属配線(Cu配線)、121 バリアメタル、12
2 金属部材(Cu)、130 金属拡散防止膜(Cu
拡散防止膜)、131 第1の金属拡散防止膜、132
第2の金属拡散防止膜、210 絶縁膜(配線間絶縁
膜)、211 溝、220 第1の金属拡散防止膜、2
30 バリアメタル、240 金属(Cu)、250
第2の金属拡散防止膜、310 第1の絶縁膜(配線間
絶縁膜)、311 溝、320 第1の金属拡散防止
膜、330 第2の絶縁膜、340 バリアメタル、3
50 金属(Cu)、360 空域、370 第2の金
属拡散防止膜、410 絶縁膜(配線間絶縁膜)、41
1 溝、420 バリアメタル、430 金属(C
u)、440 金属拡散防止膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 五十嵐 元繁 東京都千代田区丸の内二丁目2番3号 三 菱電機株式会社内 Fターム(参考) 5F033 HH08 HH11 HH13 HH14 HH18 HH19 HH32 HH33 MM01 MM12 MM13 MM15 PP06 PP15 PP19 PP27 QQ09 QQ10 QQ48 RR04 RR06 RR08 RR11 SS04 SS11 TT02 XX31

Claims (13)

    【特許請求の範囲】
  1. 【請求項1】半導体基板上に配置され溝が形成された絶
    縁膜と、 前記溝に形成された金属配線と、 前記金属配線及び前記絶縁膜の上に形成された金属拡散
    防止膜とを備え、 前記金属配線の側面の上部は、前記金属拡散防止膜と接
    することを特徴とする半導体装置。
  2. 【請求項2】 前記金属拡散防止膜は、前記絶縁膜の上
    に形成された第1の金属拡散防止膜と、前記金属配線及
    び前記第1の金属拡散防止膜の上に形成された第2の金
    属拡散防止膜とを備え、前記金属配線の側面の上部は、
    前記第1の金属拡散防止膜と接することを特徴とする請
    求項1に記載の半導体装置。
  3. 【請求項3】 前記金属配線は、金属部材と、この金属
    部材の底面及び両側面に形成されたバリアメタルとを備
    え、前記金属部材の側面に形成されたバリアメタルの上
    部は、前記第1の金属拡散防止膜と接することを特徴と
    する請求項2に記載の半導体装置。
  4. 【請求項4】 前記金属拡散防止膜は、窒素を含む絶縁
    膜であることを特徴とする請求項1に記載の半導体装
    置。
  5. 【請求項5】 半導体基板上に配置された絶縁膜上に第
    1の金属拡散防止膜を形成する工程と、 前記第1の金属拡散防止膜の表面から前記絶縁膜内に溝
    を形成する工程と、 前記溝の内面及び前記第1の金属拡散防止膜の表面にバ
    リアメタルを形成する工程と、 前記溝に金属を埋め込む工程と、 CMPにより前記金属の不要な部分を除去する第1のC
    MP工程と、 CMPにより前記第1の金属拡散防止膜上のバリアメタ
    ルを除去する第2のCMP工程と、 前記第2のCMP工程により露出した前記第1の金属拡
    散防止膜および金属の表面に第2の金属拡散防止膜を形
    成する工程と、 を含むことを特徴とする半導体装置の製造方法。
  6. 【請求項6】 前記第1のCMP工程と、前記第2のC
    MP工程とは、連続して実施する工程であることを特徴
    とする請求項5に記載の半導体装置の製造方法。
  7. 【請求項7】 前記第2のCMP工程において、前記第
    1の金属拡散防止膜の上層部をさらに除去することを特
    徴とする請求項5または6に記載の半導体装置の製造方
    法。
  8. 【請求項8】 半導体基板上に配置された第1の絶縁膜
    上に第1の金属拡散防止膜を形成する工程と、 前記第1の金属拡散防止膜の上に第2の絶縁膜を形成す
    る工程と、 前記第2の絶縁膜の表面から前記第1の金属拡散防止膜
    を貫いて前記第1の絶縁膜内に溝を形成する工程と、 前記溝の内面及び前記第2の絶縁膜の表面にバリアメタ
    ルを形成する工程と、 前記溝に金属を埋め込む工程と、 CMPにより前記金属の不要な部分を除去する第1のC
    MP工程と、 CMPにより前記第2の絶縁膜上のバリアメタル及び前
    記第2の絶縁膜を除去する第2のCMP工程と、 前記第2のCMP工程により露出した第1の金属拡散防
    止膜および金属の表面に第2の金属拡散防止膜を形成す
    る工程と、 を含むことを特徴とする半導体装置の製造方法。
  9. 【請求項9】 前記第1のCMP工程と、前記第2のC
    MP工程とは、連続して実施する工程であることを特徴
    とする請求項8に記載の半導体装置の製造方法。
  10. 【請求項10】 前記第2のCMP工程において、前記
    第1の金属拡散防止膜の上層部をさらに除去することを
    特徴とする請求項8または9に記載の半導体装置の製造
    方法。
  11. 【請求項11】 半導体基板上に配置された絶縁膜の表
    面から溝を形成した後、前記溝の内面及び前記絶縁膜の
    表面にバリアメタルを形成する工程と、 前記溝に金属を埋め込む工程と、 CMPにより前記金属の不要な部分を除去する第1のC
    MP工程と、 CMPにより前記絶縁膜上のバリアメタルを除去する第
    2のCMP工程と、 前記絶縁膜の上層部をエッチングするエッチング工程
    と、 前記エッチング後の絶縁膜及び前記金属の上に拡散防止
    膜を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
  12. 【請求項12】 前記エッチング工程において、前記金
    属側部のバリアメタルの上端よりも絶縁膜の表面が低く
    なるように、前記絶縁膜をエッチングすることを特徴と
    する請求項11に記載の半導体装置の製造方法。
  13. 【請求項13】 前記第1のCMP工程と、前記第2の
    CMP工程とは、連続して実施する工程であることを特
    徴とする請求項11または12に記載の半導体装置の製
    造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6812128B2 (en) 2002-10-03 2004-11-02 Oki Electric Industry Co., Ltd. Method of manufacturing multilayer structured semiconductor device
WO2017163743A1 (ja) * 2016-03-25 2017-09-28 日立化成株式会社 有機インターポーザ及び有機インターポーザの製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4549937B2 (ja) * 2005-06-17 2010-09-22 パナソニック株式会社 半導体装置の製造方法
US8703612B2 (en) * 2011-09-08 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Process for forming contact plugs
WO2020082092A1 (en) * 2019-10-23 2020-04-23 Futurewei Technologies, Inc. Precision chip bonding by adhesive wicking

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6812128B2 (en) 2002-10-03 2004-11-02 Oki Electric Industry Co., Ltd. Method of manufacturing multilayer structured semiconductor device
WO2017163743A1 (ja) * 2016-03-25 2017-09-28 日立化成株式会社 有機インターポーザ及び有機インターポーザの製造方法
KR20180113591A (ko) * 2016-03-25 2018-10-16 히타치가세이가부시끼가이샤 유기 인터포저 및 유기 인터포저의 제조 방법
CN108886028A (zh) * 2016-03-25 2018-11-23 日立化成株式会社 有机插入体及有机插入体的制造方法
JPWO2017163743A1 (ja) * 2016-03-25 2019-01-24 日立化成株式会社 有機インターポーザ及び有機インターポーザの製造方法
US10756008B2 (en) 2016-03-25 2020-08-25 Hitachi Chemical Company, Ltd. Organic interposer and method for manufacturing organic interposer
KR102334181B1 (ko) 2016-03-25 2021-12-03 쇼와덴코머티리얼즈가부시끼가이샤 유기 인터포저 및 유기 인터포저의 제조 방법
US11562951B2 (en) 2016-03-25 2023-01-24 Showa Denko Materials Co., Ltd. Organic interposer and method for manufacturing organic interposer

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