JP4549937B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、強誘電体膜又は高誘電体膜を用いた容量素子を有する半導体装置の製造方法に関するものである。

容量絶縁膜として強誘電体膜を用いた強誘電体メモリは不揮発性メモリのひとつで、一般的なメモリであるＤＲＡＭとは異なり、一度書き込んだ情報を保持し続けるというのが最大の特徴である。また、システムＬＳＩへの混載メモリとしても使用されている。この強誘電体メモリは、フラッシュメモリに比べ、低電圧動作及び、高速動作、書き換え回数、信頼性の高さといった点で性能を上回っている。

以下に、従来の強誘電体メモリを有する半導体装置の製造方法について、図５を参照しながら説明する。図５は、従来の半導体装置の製造方法の工程断面図である。

図５（ａ）に示すように、トランジスタ１００１が形成された半導体基板１０００上に、シリコン酸化膜よりなる層間絶縁膜１００４と、水素拡散を防止する水素バリア膜１００５を堆積する。その後、層間絶縁膜１００４及び水素バリア膜１００５に、半導体基板１０００に到達するコンタクトホール１００６を形成する。次に、図５（ｂ）に示すように、コンタクトホール１００６の内面に、チタン膜及び窒化チタン膜の積層膜よりなる密着層１００７を形成する。続いて、図５（ｃ）に示すように、コンタクトホール１００６内に、コンタクトプラグ材料１００８を充填する。次に、図５（ｄ）に示すように、ＣＭＰ法により、水素バリア膜１００５上にはみ出したコンタクトプラグ材料１００８及び密着層１００７を除去し、コンタクトプラグ１００９を形成する（例えば、特許文献１を参照）。

そして、図５（ｅ）に示すように、水素バリア膜１００５上に、コンタクトプラグ１００９に接続する下部電極１０１０、強誘電体膜からなる容量絶縁膜１０１１、及び上部電極１０１２からなる容量素子を形成する。

このように、強誘電体メモリは、ＬＳＩ工程で発生する水素によって強誘電体材料が還元し、特性が劣化するため、基板方向からの水素拡散を防止するため層間絶縁膜１００４上に水素バリア膜１００５を備えた構造が用いられている（例えば、特許文献２を参照）。
特開平９−１７７８７号公報 特開２００１−７３０３号公報

上記従来の強誘電体メモリを有する半導体装置の製造方法は、一般的なＬＳＩのコンタクトプラグの形成方法とは異なり、シリコン酸化膜からなる層間絶縁膜１００４と水素バリア膜１００５との積層膜にコンタクトプラグ１００９を形成するものである。そのため、上述の水素バリア膜１００５の材料として窒化シリコンを用いた場合、ＣＶＤ法により密着層１００７が形成されたコンタクトホール１００６内に、コンタクトプラグ材料１００８であるタングステンやポリシリコンを充填する工程において、水素バリア膜１００５上の密着層１００７が剥離するという問題があった。そのため、このような密着層の剥離は、ＣＶＤ装置内でのパーティクル発生源となり、製品の歩留まりを下げるという課題を有していた。

さらに、図５（ｄ）に示したコンタクトプラグ１００９の形成工程において、ＣＭＰ法により、水素バリア膜１００５が露出するまでコンタクトプラグ材料及び密着層を研磨するため、水素バリア膜１００５の表面もオーバー研磨される。このとき、水素バリア膜１００５の表面に、オーバー研磨によるスクラッチが形成され、その後の工程において該スクラッチを起因としたクラックが発生し、水素バリア膜のバリア性が劣化するという問題もあった。

本発明は、上記課題に鑑みて、コンタクトプラグの密着層と窒化シリコンからなる水素バリア膜との剥離を防止すると共に、水素バリア膜のバリア性の劣化を抑制し、且つ生産性を向上させた半導体装置の製造方法を提供することを目的とする。

上記課題を解決するために、本発明の半導体装置の製造方法は、基板上に、下から順に、第１のシリコン酸化膜、シリコン窒化膜、及び第２のシリコン酸化膜からなる積層膜を形成する工程（ａ）と、積層膜に、基板に達するコンタクトホールを形成する工程（ｂ）と、ＣＶＤ法により、コンタクトホールの内面にチタンを含む密着層を形成し、その後、コンタクトホール内に導電膜を充填する工程（ｃ）と、ＣＭＰ法により、第２のシリコン酸化膜上の導電膜及び密着層を除去する工程（ｄ）と、シリコン窒化膜上の第２のシリコン酸化膜を除去し、コンタクトプラグを形成する工程（ｅ）を備えたことを特徴とする。

このように、第１のシリコン酸化膜、シリコン窒化膜、及び第２のシリコン酸化膜からなる積層膜中にコンタクトホールを形成するため、コンタクトホールからはみ出した密着層は第２のシリコン酸化膜上に形成される。そのため、導電膜の充填時に、密着層がシリコン酸化膜から剥離することがない。従って、コンタクトプラグの形成工程において、密着層の剥離による歩留まりを向上することができる。さらに、シリコン窒化膜を第２のシリコン酸化膜で覆っているため、ＣＭＰ法による導電膜及び密着層の除去工程において、シリコン窒化膜は研磨されない。従って、シリコン窒化膜の表面にスクラッチが発生しないため、シリコン窒化膜の有する水素バリア性の劣化を防ぐことができる。

また、上記半導体装置の製造方法において、工程（ｅ）がＣＭＰ法又はエッチバック法を用いることが好ましい。

また、上記半導体装置の製造方法において、工程（ｅ）は、ＣＭＰ法又はエッチバック法を用いて、シリコン窒化膜に対する第２のシリコン酸化膜の選択比の値が１より大きい条件下で行なうことが好ましい。このように、シリコン窒化膜に対してシリコン酸化膜の選択比が大きいと、効率よくコンタクトホール内にのみ導電膜を残存させることができる。また、シリコン窒化膜に対して第２のシリコン酸化膜の選択比が大きいため、ＣＭＰ法又はエッチバック法によるシリコン窒化膜の膜ベリ量を減少することができる。従って、シリコン窒化膜の水素バリア性を維持することができると共に、基板表面の平坦性を向上させることができる。

また、上記半導体装置の製造方法において、第２のシリコン酸化膜の膜厚は、工程（ｄ）の結果、コンタクトホールの上部に形成される、導電膜と第２のシリコン酸化膜とのリセス量に相当する値以上であることが好ましい。このように、工程（ｄ）における導電膜及び密着層の除去により形成されるリセス量を見積もり、第２のシリコン酸化膜の膜厚を該リセス量に等しく設定するため、工程（ｅ）における第２のシリコン酸化膜の除去と同時にリセスも除去することができる。従って、コンタクトプラグ上面とシリコン窒化膜の上面はほぼ面一となるため、コンタクトプラグ及びシリコン窒化膜上に、安定した容量素子を形成することができる。

このように本発明は、シリコン窒化膜を含み、上層がシリコン酸化膜である積層膜中にコンタクトホールを形成し、該コンタクトホールに密着層及び導電膜を充填してコンタクトプラグを形成するため、密着層と水素バリア膜であるシリコン窒化膜との剥離を防止し、且つシリコン窒化膜へのスクラッチの発生を防ぐことができる。従って、シリコン窒化膜のバリア性の劣化を抑制すると共に、生産性を向上させることができる。

以下、本発明の実施形態について、図面を参照しながら説明する。

（第１の実施形態）
本発明に係る第１の実施形態について、図１及び図２を参照しながら説明する。図１（ａ）〜（ｆ）、図２（ａ）〜（ｂ）は、第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。

第１の実施形態に係る半導体装置の製造方法は、図１（ａ）に示すように、半導体基板１００に選択的に素子分離層１０１を形成し、不純物拡散層１０２及びゲート電極１０３から成るトランジスタを形成する。その後、図１（ａ）に示すように、半導体基板１００の全面に亘って下から順に、膜厚１０００ｎｍ程度の第１のシリコン酸化膜１０４、及び膜厚１５０ｎｍ程度のシリコン窒化膜１０５を堆積する。ここで、シリコン窒化膜１０５は、後工程において発生する水素の容量絶縁膜１１０への侵入を防ぐ水素バリア膜として機能する。

次に、図１（ｂ）に示すように、シリコン窒化膜１０５上に、膜厚１００ｎｍ程度の第２のシリコン酸化膜１０６を形成する。続いて、図１（ｃ）に示すように、第１のシリコン酸化膜１０４、シリコン窒化膜１０５、及び第２のシリコン酸化膜１０６からなる積層膜に、一方の不純物拡散層１０２に到達するコンタクトホール１０７を形成する。

次に、図１（ｄ）に示すように、コンタクトホール１０７の内壁を含む半導体基板１００の表面に、ＣＶＤ法により、密着層１０８を形成する。ここで、密着層１０８は、下から順に形成されたチタン膜及び窒化チタン膜からなる。

続いて、図１（ｅ）に示すように、ＣＶＤ法により、半導体基板１００の全面に亘って、コンタクトホール１０７内を充填するように、タングステン又はポリシリコンからなる導電膜１０９ａを形成する。次に、図１（ｆ）に示すように、化学的機械研磨法（以下、ＣＭＰ法）によって、第２のシリコン酸化膜１０６上の導電膜１０９ａ及び密着層１０８を除去する。

次に、図２（ａ）に示すように、エッチバック法又はＣＭＰ法により、第２のシリコン酸化膜１０６を除去し、シリコン窒化膜１０５を露出させる。これにより、半導体基板１００に達するコンタクトプラグ１０９が形成される。

このように、シリコン窒化膜１０５の表面を露出させるため、後の工程においてシリコン窒化膜１０５上に第２のシリコン酸化膜１０６を介さず下部電極を形成することができ、容量素子の下方から容量素子への水素の侵入経路を絶つことができる。従って、各工程中に発生する水素により強誘電体膜が還元し、強誘電体特性が劣化する事態を抑制することができ、強誘電体メモリの信頼性を向上することができる。

続いて、図２（ｂ）に示すように、エッチングにより、シリコン窒化膜１０５の上に、コンタクトプラグ１０９と接続する下部電極１１０、強誘電体膜からなる容量絶縁膜１１１、及び上部電極１１２を順に形成する。これにより、下部電極１１０、容量絶縁膜１１１、及び上部電極１１２からなる容量素子が形成される。

ここで、下部電極１１０は積層構造を有しており、コンタクトプラグ１０９と接続する最下層は、例えばＴｉＮ膜やＴｉＡｌＮ膜からなる導電性の水素バリア膜である。一方、容量絶縁膜１１１と接続する最上層は、例えばＰｔ膜又はＩｒＯ_２膜からなる。また、上部電極１１２はＰｔ又はＩｒＯ_２を含む膜からなる。

容量絶縁膜１１１は、ＳｒＢｉ₂(Ｔａ_xＮｂ_1-x）₂Ｏ₉、Ｐｂ(Ｚｒ_xＴｉ_1-x）Ｏ₃、（Ｂａ_xＳｒ_1-x)ＴｉＯ₃、（Ｂｉ_xＬａ_1-x）₄Ｔｉ₃Ｏ₁₂（但し、いずれもｘは０≦ｘ≦１である。）又はＴａ₂Ｏ₅のいずれか１つよりなる強誘電体膜からなる。

以上のように、本発明によれば、図１（ｅ）に示したように、シリコン窒化膜上に第２のシリコン酸化膜を形成し、該積層膜にコンタクトホールを設けたことから、密着層は第２の酸化シリコン膜上に形成される。従って、コンタクトホール内に形成した密着層とシリコン窒化膜の剥離が起こらない。これは、密着層を構成するチタン膜とシリコン酸化膜との密着性が、チタン膜とシリコン窒化膜との密着性よりも高いためである。ここで、剥離が起こる原因を説明する。従来のように、シリコン窒化膜上に直接密着層を形成したコンタクトホール内に、ＣＶＤ法により、タングステンを堆積すると、タングステンを堆積する際の温度上昇により、シリコン窒化膜に応力が加わり、コンタクトホールの開口表面で密着層が剥離する。

次に、シリコン窒化膜１０５の膜厚及び第２のシリコン酸化膜１０６の研磨における選択比の設定について説明する。図２（ｂ）で説明したエッチングによる下部電極１１０の形成工程において、シリコン窒化膜１０５は、膜厚５０〜８０ｎｍ程度オーバーエッチングされる。そのため、下部電極１１０の形成工程前に、オーバーエッチングを考慮したシリコン窒化膜１０５の膜厚が必要である。一方、水素バリアとして機能を十分に発揮するためには、シリコン窒化膜１０５の膜厚は約３０ｎｍ以上必要である。従って、下部電極１１０形成時のオーバーエッチングを考慮すると、図１（ａ）においてシリコン窒化膜１０５の膜厚は約１１０ｎｍであることが好ましい。

また、仮に、第２のシリコン酸化膜１０６の膜厚が１００ｎｍ±１５％であるとき、シリコン窒化膜に対するシリコン酸化膜の選択比は１．２以上であることが好ましい。これにより、コンタクトプラグ１０９の形成工程において、第２のシリコン酸化膜へのオーバーエッチやオーバー研磨によるシリコン窒化膜１０５の膜ベリの量を低減することができる。

上述したように、第２のシリコン酸化膜を除去するとき、シリコン窒化膜に対するシリコン酸化膜の選択比がより高い条件となる除去方法として、エッチバック法を用いることが好ましい。理由について以下に述べる。仮に、図１（ｂ）において、堆積した第２のシリコン酸化膜１０６の表面平坦性が悪い場合、図２（ａ）における第２のシリコン酸化膜１０６の除去により、シリコン窒化膜１０５は部分的に多く除去されてしまい、第１のシリコン酸化膜１０４の面内平坦性が損なわれる。

さらに、図１（ｆ）において、導電膜１０９ａ及び密着層１０８を除去する時に、下地の第２のシリコン酸化膜１０６もある程度研磨されるため、研磨前よりも研磨後の方が第２のシリコン酸化膜１０６の膜厚に大きな面内ばらつきが生じる。これにより、コンタクトプラグ１０９を形成後の第２のシリコン酸化膜１０６は、仮に中心膜厚が１００ｎｍで面内ばらつきが±１５％であるとき、膜厚の最大値と最小値の差は３０ｎｍ程度である。従って、シリコン窒化膜に対するシリコン酸化膜の選択比を１とした場合、シリコン窒化膜１０５の面内における膜厚の最大値と最小値との差は３０ｎｍ程度となる。つまり、第２のシリコン酸化膜１０６における面内ばらつきがそのままシリコン窒化膜１０５における面内ばらつきに反映する。一方、シリコン窒化膜に対するシリコン酸化膜の選択比を１以下とした場合、第２のシリコン酸化膜１０６を除去した後、シリコン窒化膜の膜厚の最大値と最小値との差は３０ｎｍよりも大きくなる。つまり、第２のシリコン酸化膜１０６における面内ばらつきの程度以上のばらつきがシリコン窒化膜１０５に生じる。

以上説明したように、シリコン窒化膜に対するシリコン酸化膜の選択比が１より大きければ、第２のシリコン酸化膜１０６を除去したときの、シリコン窒化膜１０５の膜厚の最大値と最小値との差は３０ｎｍより小さくなる。従って、シリコン窒化膜に対するシリコン酸化膜の選択比は高いほどよく、その選択比を１０とした場合、第２のシリコン酸化膜を完全に除去した後のシリコン窒化膜の膜厚の最大値と最小値との差は３ｎｍ以下となり、第１のシリコン酸化膜１０４の表面平坦性を保つことができる。

シリコン窒化膜に対するシリコン酸化膜の選択比が高いエッチング方法として、エッチングガスにＣ４Ｆ８、ＣＦ４、Ａｒ、Ｏ２を用いることが好ましい。

（第２の実施形態）
本発明に係る第２の実施形態について、図３を参照しながら説明する。但し、第１の実施形態と同一部分については、詳細な説明を省略する。図３（ａ）〜（ｂ）は、第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。但し、図１及び図２と同一構成要素は、同符号を付して説明を省略する。

まず、第２の実施形態に係る半導体装置の製造方法は、図３（ａ）に到るまでの工程は、図１（ａ）から図１（ｅ）に示す第１の実施形態と同一である。続いて、図３（ａ）に示すように、ＣＭＰ法により、第２のシリコン酸化膜１０６上の導電膜１０９ａ及び密着層１０８を除去する。これにより、コンタクトホール１０７内に、密着層１０８及びコンタクトプラグ１０９を形成する。ここで、上記ＣＭＰ法による研磨工程により、図３（ａ）に示すように、コンタクトプラグ１０９の上部に深さ３０〜４０ｎｍ程度のリセス１１３が形成される。

次に、図３（ｂ）に示すように、エッチバック法又はＣＭＰ法により、リセス１１３の深さに相当する第２のシリコン酸化膜１０６を除去する。この後の工程は、図２（ａ）及び図２（ｂ）と同じ工程であるため、説明を省略する。

以上のように、リセス１１３を除去した後に、平坦性の良いシリコン窒化膜１０５上に、下部電極、容量絶縁膜及び上部電極を形成するため、容量絶縁膜の結晶化アニール時に、コンタクトプラグと下部電極が剥離するのを抑制することができる。

本実施形態における、第２のシリコン酸化膜の膜厚の設定について、図４を参照しながら説明する。図４は、コンタクトプラグ上部を拡大したリセスの要部断面図である。図４において、第２のシリコン酸化膜１０６の膜厚ｂをリセス１１３の深さａと等しくなるように設定することが好ましい。これにより、第２のシリコン酸化膜１０６を除去すると同時に、リセス１１３を取り除くことができる。

本発明の半導体装置の製造方法は、ＣＶＤ法を用いたコンタクトプラグ形成工程に有用である。

本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図 本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図 本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図 本発明の第２の実施形態でのリセスを説明する図 従来の強誘電体メモリを有する半導体装置の製造方法を示す工程断面図

符号の説明

１０４ 第１のシリコン酸化膜
１０５ シリコン窒化膜
１０６ 第２のシリコン酸化膜
１０８ 密着層
１０９ コンタクトプラグ
１１３ リセス

Claims (5)

1. 基板上に、下から順に、第１のシリコン酸化膜、シリコン窒化膜、及び第２のシリコン酸化膜からなる積層膜を形成する工程（ａ）と、
   前記積層膜に、前記基板に達するコンタクトホールを形成する工程（ｂ）と、
   ＣＶＤ法により、前記コンタクトホールの内面にチタンを含む密着層を形成し、その後、 前記コンタクトホール内に導電膜を充填する工程（ｃ）と、
   ＣＭＰ法により、前記第２のシリコン酸化膜上の前記導電膜及び前記密着層を除去する工程（ｄ）と、
   前記シリコン窒化膜上の前記第２のシリコン酸化膜を除去し、コンタクトプラグを形成する工程（ｅ）を備え、
   前記第２のシリコン酸化膜の膜厚は、前記工程（ｄ）の結果、前記コンタクトホールの上部に形成される、前記導電膜及び前記密着層と前記第２のシリコン酸化膜とのリセス深さに相当する値である半導体装置の製造方法。
2. 前記工程（ｅ）は、ＣＭＰ法又はエッチバック法を用いることを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記工程（ｅ）は、前記ＣＭＰ法又はエッチバック法を用いて、前記シリコン窒化膜に対する前記第２のシリコン酸化膜の選択比の値が１より大きい条件下で行なうことを特徴とする請求項２記載の半導体装置の製造方法。
4. 前記導電膜は、タングステン又はポリシリコンからなることを特徴とする請求項１記載の半導体装置の製造方法。
5. 前記密着層は、下から順に、チタン膜及び窒化チタン膜よりなる積層膜であることを特徴とする請求項１記載の半導体装置の製造方法。

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