JP4660119B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
近年、半導体装置の高集積化と高機能化を達成するためにデバイスの動作速度の向上が要求されている。それに伴い、各素子を繋ぐ配線の微細化及び多層化が進んでいる。このような微細化及び多層化に対応すべく、低抵抗であり、かつエレクトロマイグレーション耐性に優れたＣｕを層間絶縁膜の配線溝内及びビアホール内に埋め込むことにより配線を形成している。
具体的には、配線溝及びビアホールが形成された層間絶縁膜上にバリアメタル膜及びＣｕのシード膜を形成し、シード膜上に電解めっきによりＣｕのめっき膜を形成し、その後、配線溝内及びビアホール内のめっき膜の部分等のみが残るようにめっき膜等を除去することにより配線を形成している。しかしながら、更なる配線溝等の微細化に伴い、めっき膜内にボイドが発生してしまい配線の信頼性が低下するという問題がある。なお、多層プリント配線基板のビアホールにエキシマランプにより紫外光を照射して、基板表面を親水化する技術が開示されている（特許文献１参照。）。
特開２００１−１５９２３号公報
本発明は、上記問題を解決するためになされたものである。即ち、ボイド発生要因を低減させためっき膜を得ることができる半導体装置の製造方法を提供することを目的とする。
本発明の一の態様によれば、少なくとも１つの凹部がそれぞれ形成された第１，第２の領域を備え、前記第２の領域での凹部の密度が前記第１の領域での凹部の密度よりも高い基板に第１のパルス光を照射する工程と、前記第１のパルス光を照射した前記基板上にＣｕのシード膜を形成する工程と、前記基板の前記第２の領域上に形成されたシード膜に第２のパルス光を選択的に照射する工程と、前記第２のパルス光を照射した前記シード膜上に電解めっきによりＣｕのめっき膜を形成する工程と、を具備することを特徴とする半導体装置の製造方法が提供される。
本発明の一の態様の半導体装置の製造方法によれば、シード膜を多結晶化した後にシード膜上にめっき膜を形成することで、３重点の発生及びシード膜のエッチングを抑制することができ、ボイドを低減させためっき膜を得ることができる。
本発明の他の態様の半導体装置の製造方法によれば、シード膜にパルス光を照射することで、シード膜を多結晶化することができる。そして、その後シード膜上にめっき膜を形成するので、３重点の発生及びシード膜のエッチングを抑制することができ、ボイドを低減させためっき膜を得ることができる。
（第１の実施の形態）
以下、第１の実施の形態について説明する。図１は本実施の形態に係る半導体装置の製造プロセスの流れを示したフローチャートであり、図２（ａ）〜図４（ｂ）は本実施の形態に係る半導体装置の模式的な製造プロセス図である。
図２（ａ）に示されるように、半導体ウェハＷ（以下、単に「ウェハ」という。）上に、例えば化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）或いは塗布法により層間絶縁膜１０を形成する（ステップ１ａ）。ウェハＷは、Ｓｉ基板１、層間絶縁膜２、バリアメタル膜３、シード膜４及びめっき膜５から構成された配線６、キャップ膜７等から構成されている。Ｓｉ基板１には、トランジスタ等のような素子（図示せず）が形成されており、層間絶縁膜２には、配線溝２ａが形成されている。バリアメタル膜３は配線溝２ａの内面に形成されており、配線４はバリアメタル膜３の内面に埋め込まれている。キャップ膜７は、層間絶縁膜２上及び配線６上に形成されている。
層間絶縁膜２、１０の構成材料としては、例えば、有機Ｓｉ酸化膜及びポーラスＳｉ膜等の低誘電率絶縁膜、ＳｉＯ２等が挙げられる。キャップ膜７の構成材料としては、ＳｉＣＮ、ＳｉＯＣ、Ｓｉ３Ｎ４、ＳｉＣ等が挙げられる。
層間絶縁膜１０を形成した後、図２（ｂ）に示されるように、フォトリソグラフィ技術及び反応性イオンエッチング（ＲＩＥ）により層間絶縁膜１０にビアホール１０ａ（凹部）及び配線溝１０ｂ（凹部）を形成する（ステップ２ａ）。ビアホール１０ａを形成するには、まず、ウェハＷを回転させながら層間絶縁膜１０上に反射防止膜及び化学増幅型のフォトレジストを塗布する。フォトレジストを塗布した後、所定のパターンが形成されたマスクを使用して、紫外線で露光する。その後、現像液により現像して、層間絶縁膜１０上にレジストパターンを形成する。層間絶縁膜１０上にレジストパターンを形成した後、レジストパターンをマスクとして、ＲＩＥにより層間絶縁膜１０をエッチングし、層間絶縁膜１０にビアホール１０ａを形成する。層間絶縁膜１０にビアホール１０ａを形成した後、アッシング等によりレジスト及び反射防止膜を取り除く。その後、同様な手順により配線溝１０ｂを形成する。
層間絶縁膜１０にビアホール１０ａ及び配線溝１０ｂを形成した後、図２（ｃ）に示されるようにキャップ膜７に開口７ａを形成する（ステップ３ａ）。
その後、図３（ａ）に示されるように層間絶縁膜１０上に、例えばスパッタリング或いはＣＶＤにより層間絶縁膜１０へのＣｕの拡散を抑制するためのバリアメタル膜１２を形成する（ステップ４ａ）。バリアメタル膜１２の構成材料としては、例えばＴａ、Ｔｉ、ＴａＮ、ＴｉＮ、ＮｂＮ、ＷＮ、或いはＶＮ等の導電性材料が挙げられる。なお、これらの材料を積層したものからバリアメタル膜１２を形成してもよい。
層間絶縁膜１０上にバリアメタル膜１２を形成した後、図３（ｂ）に示されるように、バリアメタル膜１２上に、例えばスパッタリングにより電解めっき時に電流を流すためのシード膜１３を形成する（ステップ５ａ）。シード膜１３はＣｕから構成されるが、Ｃｕ以外の成分が含有されてもよい。
バリアメタル膜１２上にシード膜１３を形成した後、図３（ｃ）に示されるように、シード膜１３にパルス光１１を照射する（ステップ６ａ）。パルス光１１は、例えば、フラッシュランプ、ＫｒＦエキシマレーザのようなエキシマレーザ、Ｑ−Ｓｗｉｔｃｈ ＹＡＧレーザのようなパルス固体レーザ等から得ることが可能である。また、Ｃｕは波長４００ｎｍ以下で反射率が劇的に低下するため、波長４００ｎｍ以下のパルス光を使用した方がより制御性の高い多結晶化が可能である。波長４００ｎｍ以下のパルス光は、例えば、ＫｒＦエキシマレーザ、Ｑ−Ｓｗｉｔｃｈ ＹＡＧレーザ第３高調波又は第４高調波等から得ることが可能である。また、ビアホール１０ａの直径及び配線溝１０ｂの幅よりも長い波長のパルス光を使用することで光の回折効果が大きくなり、配線溝１０ｂやビアホール１０ａの側壁にパルス光を照射することも可能となる。
本実施の形態では、パルス光として、Ｑ−Ｓｗｉｔｃｈ Ｎｄ ＹＡＧ第三高調波を用いた。このレーザの波長は３５５ｎｍであり、パルス幅は３０ｎｓｅｃであった。
ウエハ表面へのパルス光の照射は、パルス光を発振しつつ、パルス光をウエハに対し相対的に走査させることにより行われる。パルス光をウエハに対し相対的に走査させる際には、パルス光が直線状、或いは螺旋状にウエハ上を移動してもよい。ウエハ上に形成された配線溝幅、あるいはビアホール径がパルス光の波長よりも大きい場合は、配線溝及びビアホールの側壁にパルス光を照射するため、ウエハの法線に対して照射パルス光の光軸を傾けて照射してもよい。
シード膜１３にパルス光１１を照射した後、図４（ａ）に示されるように、ウェハＷ上にめっき液を供給して、シード膜１３上に電解めっきによりめっき膜１４を形成する（ステップ７ａ）。めっき膜１４はＣｕから構成されるが、Ｃｕ以外の成分が含有されてもよい。
シード膜１３上にめっき膜１４を形成した後、例えば化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）により研磨して、図４（ｂ）に示されるようにビアホール１０ａ内及び配線溝１０ｂ内に存在するバリアメタル膜１２、シード膜１３、及びめっき膜１４がそれぞれ残るように層間絶縁膜１０上の不要なバリアメタル膜１２、シード膜１３、及びめっき膜１４をそれぞれ除去する（ステップ８ａ）。具体的には、ウェハＷを研磨パッド（図示せず）に接触させた状態で、ウェハＷ及び研磨パッドを回転させるとともにウェハＷ上にスラリ（図示せず）を供給して、めっき膜１４等を研磨する。なお、ＣＭＰで研磨する場合に限らず、その他の手法で研磨してもよい。その他の手法としては、例えば電解研磨が挙げられる。これにより、配線６と接続された配線１５が形成される。
図１に示したような半導体装置の製造プロセスにおいて、シード膜にパルス光を照射せずめっき膜を形成すると、特に微細な配線においてめっき膜内にボイドが発生してしまい、配線の信頼性が低下することがある。ボイドが発生する原因は、めっき膜内に３重点が発生してしまうことにあると考えられる。即ち、シード膜形成時にはシード膜はアモルファス状態であり、この状態でめっき膜をシード膜上に形成すると、室温でめっき膜の結晶化が進み、めっき膜内に３重点が発生する。そして、この３重点にストレス等が加わると、３重点を基点としてボイドが発生してしまうと考えられる。
また、ボイドが発生する原因は、シード膜をめっき液に浸漬させたときにシード膜がめっき液によりエッチングされてしまうことにもあると考えられる。即ち、シード膜がエッチングされてしまうと、エッチングされて膜厚が薄くなっている部分は他の部分に比べて電気抵抗が高くなる。このため、シード膜の膜厚が薄くなっている部分は他の部分に比べてめっき膜の成長速度が遅くなり、この部分にボイドが発生してしまうものと考えられる。
これに対し本実施の形態では、パルス光１１をシード膜１３に照射しているので、ボイドの低減しためっき膜１４を得ることができる。即ち、パルス光１１をシード膜１３に照射すると、シード膜１３が瞬時に熱処理され、シード膜１３が多結晶化される。多結晶化された膜の表面は、（１００）、（１１１）等の低指数面が支配的となっており、表面方向の結晶粒径は１００ｎｍ〜１μｍ程度となる。シード膜１３の膜厚は一般的に１００ｎｍ以下であることから、パルス光照射後のシード膜１３は柱状構造の多結晶膜となっている。このような低指数面が支配的な表面を有する多結晶シード膜１３上にめっきを施すと、シード膜１３と同じ面指数を有するめっき膜１４がこの面指数を保った状態で柱状に成長していく。これにより、めっき膜１４内で３重点が発生し難くなり形成された配線内でのボイド発生要因を低減する。
また、ビアホール１０ａにＣｕのシード膜１３を形成すると、側壁でシード膜１３の膜厚が局所的に薄くなることが知られている。配線の微細化が進行し、ビアホール１０ａのアスペクト比が高くなると、この側壁でのシード膜１３の薄膜化が顕著となる。さらに、めっき工程初期においては、めっき液に浸した際にシード膜１３がエッチングされ益々薄膜化が進行する。このような局所的なシード膜１３の薄膜化によるシート抵抗の高抵抗化は、電解めっきによる成膜時の電流分布の不均一性を生じ、薄膜化領域においてボイドが生成される要因となる。
めっき液に対するＣｕ膜のエッチング速度はアモルファス状態よりも低指数面の方が遅くなる。パルス光１１をシード膜１３に照射し、表面で低指数面が支配的になると、めっき初期工程におけるシード膜１３のエッチングを抑制することが可能となり、ボイドの発生要因が低減され、配線の信頼性が向上する。
しかも本実施の形態では、パルス光１１をシード膜１３に照射しているので、シード膜１３を薄膜状態で多結晶化させることができる。即ち、通常の熱アニール工程でシード膜に熱処理を施すと、膜厚が薄いためにシード膜は凝集してしまい、シード膜を薄膜状態で多結晶化させることは困難である。例えば、バリアメタルとしてＴａ或いはＴａＮを用いた場合、Ｃｕから構成されたシード膜の膜厚が１００ｎｍでは、パルス幅１００ｎｓｅｃ以下のパルス光照射にて、シード膜を凝集させることなく多結晶化を行うことが可能であった。一方、水素或いは不活性ガス雰囲気での熱アニール工程においては、熱アニール後、シード膜は凝集し、Ｃｕのめっき膜を形成することが不可能となる。
なお、シード膜１３としては、例えばスパッタリングによる一次成膜後Ｃｕ無電解めっきによる二次成膜を行い、膜厚が薄い部分の補強をしたものであってもよい。この場合、一次成膜及び二次成膜後のいずれのシード膜１３に対してパルス光１１が照射されてもよい。
さらに、バリアメタル膜１２及びシード膜１３形成前の状態（図２（ｃ））でビアホール１０ａ及び配線溝１０ｂにパルス光１１を照射すると、よりボイドの低減しためっき膜１４を得ることができる。ビアホール１０ａ及び配線溝１０ｂには、ＲＩＥ時の反応生成物等の不純物が付着している場合がある。この不純物は、バリアメタル膜１２及びシード膜１３の密着力の低下、側壁形状異常等の成膜不良を引き起こし、めっき膜１４におけるボイドの発生原因となる。シード膜１３形成前にビアホール１０ａ及び配線溝１０ｂにパルス光１１を照射すると、ビアホール１０ａ及び配線溝１０ｂに付着している不純物を除去することができる。それ故、よりボイドの低減しためっき膜１４を得ることができる。
また、めっき膜１４形成後の状態（図４（ａ））で、パルス光１１を照射することでもより信頼性の高い配線を得ることが可能である。パルス光１１を照射したシード膜１３は多結晶構造となり、このシード膜１３上に形成されためっき膜１４は柱状構造が支配的となるが、配線膜厚が１μｍを超えると、配線内部で３重点が形成されやすくなる。これらの３重点は、めっき成膜後にパルス光１１を照射することで消失させることができ、配線の信頼性向上が可能となる。
さらに、めっき成膜の途中段階で、一度めっき膜形成を中断し、パルス光を照射した後、所望の膜厚までめっき膜を形成する方式も有用である。
（実施例１）
以下、実施例１について説明する。本実施例では、シード膜にパルス光を照射し、そのときのシード膜の結晶状態を観察した。
本実施例では、Ｑ−Ｓｗｉｔｃｈ Ｎｄ ＹＡＧ第３高調波のパルス光を使用した。パルス光の波長は３５５ｎｍであり、パルス幅は約５０ｎｓｅｃ、照射フルエンスは０．０５Ｊ／ｃｍ２・ｐｕｌｓｅ〜０．２Ｊ／ｃｍ２・ｐｕｌｓｅであった。このようなパルス光をシード膜に照射し、照射によるシード膜の結晶状態の変化を走査型イオン顕微鏡（ＳＩＭ）により観察した。なお、本実施例におけるシード膜の結晶状態と比較するために比較例としてパルス光を照射しなかったときのシード膜についても本実施例と同様に結晶状態を観察した。
以下、観察結果について述べる。パルス光を照射しない状態でのシード膜の結晶粒径は１００ｎｍ未満であり、ほぼアモルファス状態であることが分かった。これに対し、本実施例のようにパルス光を照射した場合のシード膜の結晶粒径は１００ｎｍ〜１μｍであり、薄膜状態で多結晶状態になっていることが分かった。この結果から、シード膜にパルス光を照射した場合には、シード膜が多結晶化されることが確認された。
（実施例２）
以下、実施例２について説明する。本実施例では、パルス光を照射することでシード膜を多結晶化した場合と、パルス光を照射しておらずシード膜がアモルファス状態の場合について、それぞれめっき膜の室温再結晶化進行状況をＸ線回折法を用いて調べた。
本実施例では、Ｑ−Ｓｗｉｔｃｈ Ｎｄ ＹＡＧ第３高調波のパルス光を使用した。パルス光の波長は３５５ｎｍであり、パルス幅は５０ｎｓｅｃであり、照射フルエンスは０．０５Ｊ／ｃｍ２・ｐｕｌｓｅ〜０．２Ｊ／ｃｍ２・ｐｕｌｓｅであった。Ｘ線回折法により、めっき膜形成直後におけるめっき膜と室温で１週間放置されためっき膜とのピーク強度をそれぞれ測定した。また、本実施例と比較するための比較例として、シード膜にパルス光を照射せずにめっき膜を形成したものについても、本実施例と同様にめっき膜形成直後におけるめっき膜と室温で１週間放置されためっき膜とのピーク強度をそれぞれ測定した。
パルス光を照射せずに形成しためっき膜においては、時間経過とともに特に（１１１）、（２００）のピークが増加し、室温再結晶化が進んでいることが分かった。これに対し、シード膜を多結晶化した場合には、（１１１）、（２００）、（２２０）の低指数面のピーク強度が殆ど変化しないことが分かった。この結果から、シード膜にパルス光を照射した場合には、めっき膜における室温再結晶化が進み難いということが確認された。
断面ＴＥＭにてこれらのめっき膜の結晶状態を調べた結果を述べる。図５（ａ）は多結晶シード膜上に形成しためっき膜の結晶状態を模式的に示した図であり、図５（ｂ）はパルス光を照射せずに形成しためっき膜の結晶状態を模式的に示した図である。ここで、図５（ａ）及び図５（ｂ）において、２１はＳｉ基板であり、２２は層間絶縁膜であり、２３はバリアメタル膜であり、２４はシード膜であり、２５はめっき膜である。図５（ｂ）のように、パルス光をシード膜に照射せずに形成しためっき膜内部には３重点が多数観測されることが明らかとなった。一方、多結晶化したシード膜上に形成しためっき膜は、図５（ａ）に示すようにほぼ柱状構造になっており、３重点は殆ど形成されない。このことから、配線信頼性の低下の要因となる３重点は、アモルファスシード膜上に形成されためっき膜が再結晶化により結晶成長が進行する際に形成されるものと考えられる。一方、多結晶シード膜上では、めっきは下地シード膜の結晶面方位で成長するため柱状構造となり、配線内部のボイドの要因となる３重点の形成が抑制されるものと考えられる。
（第２の実施の形態）
以下、第２の実施の形態について説明する。本実施の形態では、配線溝のパターン密度が高い領域のシード膜の部分にパルス光を選択的に照射する例について説明する。
図６は、本実施の形態に係る半導体装置の製造プロセスの流れを示したフローチャートであり、図７（ａ）〜図７（ｄ）は本実施の形態に係る半導体装置の模式的な製造プロセス図である。
図６に示されるように、ウェハＷ上に、層間絶縁膜１０を形成する（ステップ１ｂ）。層間絶縁膜１０を形成した後、フォトリソグラフィ技術及び反応性イオンエッチング（ＲＩＥ）により層間絶縁膜１０に複数の配線溝１０ｂを形成する（ステップ２ｂ）。ここで、配線溝１０ｂのパターンには、図７（ａ）に示されるように配線幅が小さくパターン密度の高い領域１０ｃと、配線幅が大きくパターン密度の低い領域１０ｄが存在する。
層間絶縁膜１０に配線溝１０ｂを形成した後、層間絶縁膜１０上に、バリアメタル膜１２を形成する（ステップ３ｂ）。層間絶縁膜１０上にバリアメタル膜１２を形成した後、バリアメタル膜１２上にシード膜１３を形成する（ステップ４ｂ）。
バリアメタル膜１２上にシード膜１３を形成した後、図７（ｂ）に示されるようにパターン密度の高い領域１０ｃのシード膜１３の部分にパルス光１１を選択的に照射する（ステップ５ｂ）。
選択的にパルス光１１を照射した後、ウェハＷ上にめっき液を供給して、図７（ｃ）に示されるようにシード膜１３上に電解めっきによりめっき膜１４を形成する（ステップ６ｂ）。
シード膜１３上にめっき膜１４を形成した後、例えばＣＭＰにより研磨して、図７（ｄ）に示されるように配線溝１０ｂ内に存在するバリアメタル膜１２、シード膜１３、及びめっき膜１４がそれぞれ残るように層間絶縁膜１０上の不要なバリアメタル膜１２、シード膜１３、及びめっき膜１４をそれぞれ除去する（ステップ７ｂ）。
パターン密度が高い領域では、めっきの成長が促進され、めっき膜がその領域で盛り上がることが知られている。Ｃｕ配線を形成するためには、これらの盛り上がり（ハンプ）を除去する必要がある。その結果、その他のパターン密度の低い領域では表面が凹状になりディッシングやエロージョンが発生してしまう。これに対し、本実施の形態では、パターン密度が高い領域１０ｃのシード膜１３の部分にパルス光１１を照射し、ハンプの形成を抑止することが可能となる。ここで、パルス光１１を照射された部分と照射されていない部分とを比べると、パルス光１１を照射された部分の方が照射されていない部分よりも１０〜２０％成膜速度が低下する。低指数面シード膜上のめっきの成長速度は、アモルファスシード膜上のめっきの成長速度と比較して低いことが知られており、パルス光照射により、シード膜をアモルファス状から低指数面が支配的な多結晶構造にすることで、パルス光照射領域においてめっき成長速度が低下するものと考えられる。この現象を利用することにより、ハンプが形成され難くなり、ディッシングやエロージョンを抑制することが可能となる。
（実施例３）
以下、実施例３について説明する。本実施例では、パターン密度が高い領域のシード膜の部分にパルス光を照射し、その後シード膜上にめっき膜を形成したときのめっき膜の状態を観察した。
本実施例では、Ｑ−Ｓｗｉｔｃｈ Ｎｄ ＹＡＧ第３高調波のパルス光を使用した。パルス光の波長は３５５ｎｍであり、パルス幅は約５０ｎｓｅｃであり、照射フルエンスは０．１５Ｊ／ｃｍ２・ｐｕｌｓｅであった。また、シード膜の膜厚は６０ｎｍであり、Ｌ＆Ｓ（ラインアンドスペース）幅は０．１５ｎｍであった。なお、本実施例では、照射フルエンスが０．１５Ｊ／ｃｍ２・ｐｕｌｓｅであるが、シード膜の膜厚やパターン寸法に応じて適宜調節する。このようなパルス光をパターン密度が高い領域のシード膜の部分に照射し、その後シード膜上に膜厚が７００ｎｍになるようにめっき膜を形成した。そして、このめっき膜の状態について観察した。
以下、観察結果について述べる。本実施例に係るめっき膜においては、ほぼハンプが観察されなかった。この結果から、パルス光をシード膜に照射した場合には、めっき膜においてハンプの発生が抑制されることが確認された。
（第３の実施の形態）
以下、第３の実施の形態について説明する。本実施の形態では、Ｓｉ基板に設けられたスループラグ形成用の凹部入口のシード膜の部分にパルス光を選択的に照射する例について説明する。
図８は、本実施の形態に係る半導体装置の製造プロセスの流れを示したフローチャートであり、図９（ａ）〜図１０（ｃ）は本実施の形態に係る半導体装置の模式的な製造プロセス図である。
Ｓｉ基板３１に、例えば反応性イオンエッチングにより凹部３１ａを形成する（ステップ１ｃ）。Ｓｉ基板３１に凹部３１ａを形成した後、図９（ｂ）に示されるように、凹部３１ａの側壁にＳｉＮ、ＳｉＯ２等から構成された絶縁膜３２を形成する（ステップ２ｃ）。
その後、図９（ｃ）に示されるように、絶縁膜３２上にバリアメタル膜３３を形成し、そしてバリアメタル膜３３上にシード膜３４を形成する（ステップ３ｃ及びステップ４ｃ）。
バリアメタル膜３３上にシード膜３４を形成した後、図１０（ａ）に示されるように、凹部３１ａ入口のシード膜３４の部分にパルス光３５を選択的に照射する（ステップ５ｃ）。ここで、パルス光３５の発生方法、照射方法、パルス幅、波長等はパルス光１１と同様である。
凹部３１ａ入口のシード膜３４の部分にパルス光３５を照射した後、図１０（ｂ）に示されるように、シード膜３４にめっき液を供給して、シード膜３４上に電解めっきによりめっき膜３６を形成する（ステップ６ｃ）。
シード膜３４上にめっき膜３６を形成した後、例えばＣＭＰにより研磨して、図１０（ｃ）に示されるように凹部３１ａ内に存在するバリアメタル膜３３、シード膜３４、及びめっき膜３６がそれぞれ残るようにＳｉ基板３１上の不要なバリアメタル膜３３、シード膜３４、及びめっき膜３６をそれぞれ除去する（ステップ７ｃ）。これにより、凹部３１ａの上部が平坦となるため、上部に配線を形成することが可能となる。なお、目的に応じてＳｉ基板３１表面に素子や配線を形成した後、Ｓｉ基板３１を裏面から研削することで、凹部３１ａ内に埋め込まれたＣｕがＳｉ基板３１裏面に露出したスループラグが得られ、他のＳｉ基板や実装基板との接続が可能となる。
本実施の形態では、凹部３１ａ入口のシード膜３４の部分にパルス光３５を選択的に照射するので、ボイドの発生を抑制することができる。即ち、凹部３１ａ内にめっき埋め込みを行うと、凹部３１ａ入口におけるめっき成長速度が速いため、凹部３１ａ内にボイドが発生してしまう。これに対し、本実施の形態では、凹部３１ａ入口のシード膜３４の部分にパルス光３５を選択的に照射するので、凹部３１ａ入口のめっき成長が抑制され、凹部３１ａの底部からめっきが埋め込まれる。それ故、ボイドが発生し難くなる。
なお、本発明は上記実施の形態の記載内容に限定されるものではなく、構造や材質、各部材の配置等は、本発明の要旨を逸脱しない範囲で適宜変更可能である。上記第１の実施の形態では、デュアルダマシン構造のものについて説明したが、シングルダマシン構造のものであってもよい。
第１の実施の形態に係る半導体装置の製造プロセスの流れを示したフローチャートである。 第１の実施の形態に係る半導体装置の模式的な製造プロセス図である。 第１の実施の形態に係る半導体装置の模式的な製造プロセス図である。 第１の実施の形態に係る半導体装置の模式的な製造プロセス図である。 （ａ）は実施例２に係るめっき膜の結晶状態を模式的に示した図であり、（ｂ）は比較例に係るめっき膜の結晶状態を模式的に示した図である。 第２の実施の形態に係る半導体装置の製造プロセスの流れを示したフローチャートである。 第２の実施の形態に係る半導体装置の模式的な製造プロセス図である。 第３の実施の形態に係る半導体装置の製造プロセスの流れを示したフローチャートである。 第３の実施の形態に係る半導体装置の模式的な製造プロセス図である。 第３の実施の形態に係る半導体装置の模式的な製造プロセス図である。
符号の説明
Ｗ…ウェハ、１，３１…Ｓｉ基板、１０…層間絶縁膜、１０ａ…ビアホール、１０ｂ…配線溝、１１，３５…パルス光、１３，３４…シード膜、１４，３６…めっき膜、３１ａ…凹部。

Claims (4)

  1. 少なくとも１つの凹部がそれぞれ形成された第１，第２の領域を備え、前記第２の領域での凹部の密度が前記第１の領域での凹部の密度よりも高い基板に第１のパルス光を照射する工程と、
    前記第１のパルス光を照射した前記基板上にＣｕのシード膜を形成する工程と、
    前記基板の前記第２の領域上に形成されたシード膜に第２のパルス光を選択的に照射する工程と、
    前記第２のパルス光を照射した前記シード膜上に電解めっきによりＣｕのめっき膜を形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  2. 前記めっき膜を形成する工程は、
    前記第２のパルス光を照射した前記シード膜上に第１のめっき膜を形成する工程と、
    前記第１のめっき膜にパルス光を照射する工程と、
    前記パルス光を照射した第１のめっき膜上に第２のめっき膜を形成する工程と、
    を具備することを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記第２のパルス光は、パルス幅が１００ｎｓｅｃ以下、波長が４００ｎｍ以下のパルス光であることを特徴とする請求項１記載の半導体装置の製造方法。
  4. 前記基板は、半導体基板と、前記半導体基板上に形成され、かつ前記凹部が形成された絶縁膜とを備えており、前記めっき膜を形成した後に前記凹部に埋め込まれた部分以外のめっき膜を除去する工程をさらに具備することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4738959B2 (ja) * 2005-09-28 2011-08-03 東芝モバイルディスプレイ株式会社 配線構造体の形成方法
US20090321934A1 (en) * 2008-06-30 2009-12-31 Lavoie Adrien R Self-aligned cap and barrier
JP5246103B2 (ja) * 2008-10-16 2013-07-24 大日本印刷株式会社 貫通電極基板の製造方法
US8517769B1 (en) * 2012-03-16 2013-08-27 Globalfoundries Inc. Methods of forming copper-based conductive structures on an integrated circuit device
US8673766B2 (en) 2012-05-21 2014-03-18 Globalfoundries Inc. Methods of forming copper-based conductive structures by forming a copper-based seed layer having an as-deposited thickness profile and thereafter performing an etching process and electroless copper deposition

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11214387A (ja) * 1998-01-22 1999-08-06 Matsushita Electron Corp 半導体装置およびその製造方法
JP2001319896A (ja) * 2000-05-08 2001-11-16 Tokyo Electron Ltd 半導体装置の製造方法
JP2002118112A (ja) * 2000-10-05 2002-04-19 Hitachi Ltd 埋め込み配線構造を有する半導体装置の製法
WO2003012845A1 (fr) * 2001-07-31 2003-02-13 Applied Materials, Inc. Dispositif et procede de fabrication de semiconducteurs

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3064734B2 (ja) 1993-04-01 2000-07-12 日本電気株式会社 半導体装置の製造方法
US6242349B1 (en) * 1998-12-09 2001-06-05 Advanced Micro Devices, Inc. Method of forming copper/copper alloy interconnection with reduced electromigration
US6143650A (en) * 1999-01-13 2000-11-07 Advanced Micro Devices, Inc. Semiconductor interconnect interface processing by pulse laser anneal
US6535535B1 (en) * 1999-02-12 2003-03-18 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation method, laser irradiation apparatus, and semiconductor device
US6103624A (en) * 1999-04-15 2000-08-15 Advanced Micro Devices, Inc. Method of improving Cu damascene interconnect reliability by laser anneal before barrier polish
JP2001015923A (ja) 1999-07-01 2001-01-19 Hamamatsu Photonics Kk 多層プリント基板のビアホール形成方法
KR100499557B1 (ko) 2001-06-11 2005-07-07 주식회사 하이닉스반도체 반도체소자의 배선 형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11214387A (ja) * 1998-01-22 1999-08-06 Matsushita Electron Corp 半導体装置およびその製造方法
JP2001319896A (ja) * 2000-05-08 2001-11-16 Tokyo Electron Ltd 半導体装置の製造方法
JP2002118112A (ja) * 2000-10-05 2002-04-19 Hitachi Ltd 埋め込み配線構造を有する半導体装置の製法
WO2003012845A1 (fr) * 2001-07-31 2003-02-13 Applied Materials, Inc. Dispositif et procede de fabrication de semiconducteurs

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