JP2008112772A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】本発明は、配線の信頼性を向上させることができる半導体装置の製造方法を提供する。
【解決手段】本発明の一の態様によれば、表面に第１層配線溝１ａを有するウェハＷ上に、少なくとも第１層配線溝１ａに埋め込まれ、不純物濃度が下部４ｂより上部４ａの方が高いめっき膜４を形成する工程と、めっき膜４に熱処理を施す工程と、めっき膜４を熱処理した後、第１層配線溝１ａに埋め込まれた部分以外のめっき膜４を除去する工程とを具備することを特徴とする半導体装置の製造方法が提供される。
【選択図】図２

Description

本発明は、半導体装置の製造方法に関する。
近年、半導体装置の配線としては、配線抵抗の低減、配線不良の原因となるエレクトロマイグレーション（ＥＭ）及びストレスマイグレーション（ＳＭ）等のマイグレーションの耐性向上のために、Ａｌの代わりにＣｕが用いられている。
Ｃｕは、ＡｌのようにＲＩＥ（反応性イオンエッチング）による加工が困難であるため、Ｃｕで配線を形成するには、絶縁膜の表面に予め配線溝やビアホールを形成しておき、配線溝やビアホールにＣｕが埋め込まれるように絶縁膜上にＣｕ膜を形成し、その後化学的機械的研磨により不要なＣｕ膜を除去して配線を形成するダマシン法が用いられている。
ダマシン法におけるＣｕ膜の形成方法としては、電解めっきが広く用いられている。電解めっきに使用されるめっき液には、例えばＣｕイオンの他、埋め込み性を向上するため及びＣｕ膜表面の平坦性を実現するために、アクセラレーター、サプレッサー、及びレベラー等の添加剤が所定量混入されている。この添加剤は、不純物としてＣｕ膜内に取り込まれる。
ところで、配線の信頼性を劣化させる要因として、Ｃｕ膜形成時に発生するマイクロボイドが考えられる。マイクロボイドは、ＥＭ欠陥及びＳＭ欠陥の初期ボイドとなる。初期ボイドが存在すると、配線に電流が供給されることによりボイドが成長するため、ＥＭ信頼性及びＳＭ信頼性が大幅に低下してしまう。このため、マイクロボイドの発生を抑制する対策が望まれる。
ここで、めっき銅膜上に、異種元素を含むバイアススパッタ銅含有金属膜を形成する技術が開示されている（特許文献１参照）。この技術によれば、異種元素が熱処理によりめっき銅膜に拡散するので、ＥＭ信頼性及びＳＭ信頼性の向上は図れるものの、熱処理によるＣｕの結晶粒成長に並行して、或いは遅れて異種金属が銅膜中を拡散するので、熱処理時におけるボイド成長については何等改善されない。また、めっき銅膜とバイアススパッタ銅含有金属膜とは成膜方法が異なるため、２層に分かれている。従って、このようなめっき銅膜及びバイアススパッタ銅含有金属膜を熱処理すると、めっき銅膜におけるバイアススパッタ銅含有金属膜との界面付近の部分からＣｕの結晶粒成長が始まり、めっき銅膜中に存在する結晶欠陥は排出されず、マイクロボイドが発生してしまうおそれがある。
特開２００４−４００２２号
本発明は、上記課題を解決するためになされたものである。即ち、本発明は、配線の信頼性を向上させることができる半導体装置の製造方法を提供することを目的とする。
本発明の一の態様によれば、表面に凹部を有する基板上に、少なくとも前記凹部に埋め込まれ、不純物濃度が下部より上部の方が高いめっき膜を形成する工程と、前記めっき膜に熱処理を施す工程と、前記凹部に埋め込まれた部分以外の前記めっき膜を除去する工程とを具備することを特徴とする半導体装置の製造方法が提供される。
本発明の一の態様の半導体装置の製造方法によれば、配線の信頼性を向上させることができる。
（第１の実施の形態）
以下、第１の実施の形態について説明する。図１（ａ）〜図６（ｂ）は本実施の形態に係る半導体装置の模式的な製造プロセス図であり、図７は本実施の形態に係るめっき装置の模式的な概略構成図である。
例えばトランジスタ等の能動部（図示せず）を有する半導体ウェハＷ（以下、単に「ウェハ」という。）上に、図１（ａ）に示されるように例えば化学気相成長法（Chemical Vapor Deposition：CVD）或いは塗布法により層間絶縁膜１を形成する（ステップ１）。層間絶縁膜１の構成材料としては、例えば、有機Ｓｉ酸化物、有機樹脂及びポーラスＳｉ酸化物等の低誘電率絶縁物、ＳｉＯ２等が挙げられる。
層間絶縁膜１を形成した後、図１（ｂ）に示されるようにフォトリソグラフィ技術及び反応性イオンエッチング（ＲＩＥ）により層間絶縁膜１に、凹部としての第１層配線溝１ａを形成する（ステップ２）。第１層配線溝１ａを形成するには、まず、ウェハＷを回転させながら層間絶縁膜１上に反射防止膜及び化学増幅型のフォトレジストを塗布する。フォトレジストを塗布した後、所定のパターンが形成されたマスクを使用して、紫外線で露光する。その後、現像液により現像して、層間絶縁膜１上にレジストパターンを形成する。層間絶縁膜１上にレジストパターンを形成した後、レジストパターンをマスクとして、ＲＩＥにより層間絶縁膜１をエッチングし、層間絶縁膜１に第１層配線溝１ａを形成する。層間絶縁膜１に第１層配線溝１ａを形成した後、アッシング等によりレジスト及び反射防止膜を取り除く。
層間絶縁膜１に第１層配線溝１ａを形成した後、図１（ｃ）に示されるように層間絶縁膜１上に、例えばスパッタ法或いはＣＶＤ法により層間絶縁膜１への金属拡散を抑制するためのバリアメタル膜２を形成する（ステップ３）。バリアメタル膜２の構成材料としては、例えばＴａ、Ｔｉ、ＴａＮ、ＴｉＮ、ＮｂＮ、ＷＮ、或いはＶＮ等の導電性材料が挙げられる。なお、これらの材料を積層したものからバリアメタル膜２を形成してもよい。
層間絶縁膜１上にバリアメタル膜２を形成した後、図２（ａ）に示されるようにバリアメタル膜２上に、例えばスパッタ法により電解めっき時に電流を流すためのシード膜３を形成する（ステップ４）。シード膜３の構成材料としては、例えばＣｕ等の金属が挙げられる。なお、スパッタ法に限らず、無電解めっき法、電解めっき法、或いはＣＶＤ法のいずれかによってシード膜３を形成してもよい。
バリアメタル膜２上にシード膜３を形成した後、シード膜３表面にめっき液を供給して、図２（ｂ）に示されるようにシード膜３上に例えば電解めっき法によりめっき膜４を形成する（ステップ５）。なお、電解めっき法に限らず、無電解めっき法によりめっき膜を形成してもよい。
めっき膜４を形成するには、まず、図７に示されるようにシード膜３が下面となるようにウェハＷをホルダ２０に保持させた状態で、ウェハＷをカソードとしてウェハＷとアノード２１との間に電圧を印加する。なお、電解めっきを電流制御で行う場合にはウェハＷに供給する電流を一定とし、電解めっきを電圧制御で行う場合にはウェハＷとアノードとの間の印加電圧を一定とする。
その後、ウェハＷを傾けるとともにめっき液槽２２内のめっき液にウェハＷを浸漬する。このとき、ウェハ表面への泡の吸着を抑制するため及び均一にめっき膜４を形成するためにウェハＷを回転させる。なお、浸漬方法を工夫する等により泡吸着を抑制可能であれば、ウェハＷを回転しない状態でめっき液に浸漬しても構わない。めっき液には、例えばＣｕイオンのような金属イオンの他、アクセレーター、サプレッサー、及びレベラー等の添加剤が所定量混入している。
めっき膜４の形成は、例えば、電解めっきが電流制御で行われる場合には、電流密度を段階的に低下させながら行われ、電解めっきが電圧制御で行われる場合には、印加電圧を段階的に低下させながら行われる。また、電流密度或いは印加電圧を段階的に低下させるとともに或いはそれに代えてウェハＷの回転数を段階的に上昇させながらめっき膜の形成を行ってもよい。
めっき膜４形成時における電流密度或いは印加電圧、及びウェハの回転数の少なくともいずれかは、めっき膜４が第１層配線溝１ａの底面から第１層配線溝１ａの深さ以上の高さ、より好ましくは第１層配線溝１ａの深さに対して１．２倍以上の高さとなる位置で切替えられる。なお、第１層配線溝１ａが複数形成されている場合には、全ての第１層配線溝１ａにおいて第１層配線溝１ａの底面から第１層配線溝１ａの深さ以上の高さとなる位置で電流密度等を切替える。
このようにして形成されためっき膜４は主にＣｕ等の金属から構成されているが、不純物が混入している。ここで、めっき膜４の上部４ａにおける不純物濃度は、下部４ｂにおける不純物濃度よりも高くなっている。「不純物」とは、Ｓ，Ｃｌ，Ｏ，Ｃ，及びＮの少なくともいずれかを有する物質である。この不純物は、めっき膜形成プロセス時にめっき膜４に混入するものである。
シード膜３上にめっき膜４を形成した後、ウェハＷに熱処理を施し、シード膜３及びめっき膜４の結晶を成長させて、図２（ｃ）に示されるように配線膜５を形成する（ステップ６）。熱処理は、例えば１５０〜３００℃で３０秒〜６０分行われる。
ウェハＷに熱処理を施した後、例えば化学的機械的研磨（Chemical Mechanical Polishing：CMP）により研磨して、図３（ａ）に示されるように第１層配線溝１ａ内に存在するバリアメタル膜２、配線膜５がそれぞれ残るように層間絶縁膜１上の不要なバリアメタル膜２及び配線膜５をそれぞれ除去する（ステップ７）。なお、ＣＭＰで研磨する場合に限らず、その他の手法で研磨してもよい。その他の手法としては、例えば電解研磨が挙げられる。これにより、第１層配線溝１ａ内に第１層配線６が形成される。第１層配線６の不純物濃度は、全体的にほぼ均一となっている。
第１層配線６を形成した後、図３（ｂ）に示されるように層間絶縁膜１及び第１層配線６上に例えばプラズマＣＶＤ法によりキャップ膜７を形成する（ステップ８）。キャップ膜７の構成材料としては、例えばＳｉＣ等が挙げられる。
層間絶縁膜１上にキャップ膜７を形成した後、図３（ｃ）に示されるようにキャップ膜７上に例えば化学気相成長法（Chemical Vapor Deposition：CVD）或いは塗布法により層間絶縁膜８を形成する（ステップ９）。
層間絶縁膜８を形成した後、図４（ａ）に示されるようにフォトリソグラフィ技術及び反応性イオンエッチング（ＲＩＥ）により層間絶縁膜８に、ビアホール８ａ及び第２層配線溝８ｂを形成する（ステップ１０）。
層間絶縁膜８にビアホール８ａ及び第２層配線溝８ｂを形成した後、図４（ｂ）に示されるようにビアホール８ａの直下に位置するキャップ膜７の部分に開口７ａを形成する。その後、層間絶縁膜８上に、図４（ｃ）に示されるように例えばスパッタ法或いはＣＶＤ法により層間絶縁膜８への金属拡散を抑制するためのバリアメタル膜９を形成する（ステップ１１）。バリアメタル膜９の構成材料としては、バリアメタル膜２の構成材料と同様の材料が挙げられる。
層間絶縁膜８上にバリアメタル膜９を形成した後、図５（ａ）に示されるようにバリアメタル膜９上に、例えばスパッタ法により電解めっき時に電流を流すためのシード膜１０を形成する（ステップ１２）。シード膜１０の構成材料としては、シード膜３の構成材料と同様の材料が挙げられる。
バリアメタル膜９上にシード膜１０を形成した後、図５（ｂ）に示されるようにシード膜１０表面にめっき液を供給して、シード膜１０上に例えば電解めっき法によりめっき膜１１を形成する（ステップ１３）。めっき膜１１はめっき膜４と同様の手法により形成される。また、めっき膜１１の構成材料としては、めっき膜４の構成材料と同様の材料が挙げられる。
シード膜１０上にめっき膜１１を形成した後、ウェハＷに熱処理を施し、シード膜１０及びめっき膜１１の結晶を成長させて、図６（ａ）に示されるように配線膜１２を形成する（ステップ１４）。熱処理は、例えば１５０〜３００℃で３０秒〜６０分行われる。
ウェハＷに熱処理を施した後、例えば化学的機械的研磨（Chemical Mechanical Polishing：CMP）により研磨して、図６（ｂ）に示されるようにビアホール８ａ及び第２層配線溝８ｂ内に存在するバリアメタル膜９、配線膜１２がそれぞれ残るように層間絶縁膜８上の不要なバリアメタル膜９及び配線膜１２をそれぞれ除去する（ステップ１５）。これにより、ビアホール８ａにビアプラグ１３が形成され、第２層配線溝８ｂ内に第２層配線１４が形成される。第２層配線１４の不純物濃度は、全体的にほぼ均一となっている。
めっき膜中の不純物濃度とめっき膜の結晶粒成長速度との間には相関関係がある。具体的には、不純物濃度が低いほど結晶粒成長が速くなり、不純物濃度が高いほど結晶粒成長が遅くなる。これは、不純物が結晶粒成長時の結晶粒界の移動、転位及び空格子点（vacancy）等の結晶欠陥の移動を妨げるために起こるものと考えられる。
そして、この不純物濃度は、めっき膜形成時のプロセスにより大きく変動し、例えばめっき膜形成時の電流密度或いは印加電圧が低いほど不純物濃度は高くなり、電流密度或いは印加電圧が高いほど不純物濃度は低くなる。また、めっき膜形成時のウェハの回転数が低いほど不純物濃度が低くなり、ウェハの回転数が高いほど不純物濃度が高くなる。
従って、例えばめっき膜形成時の電流密度或いは印加電圧を高くした場合には、不純物濃度が低くなり、結晶粒成長が速くなる。また逆に、例えばめっき膜形成時の電流密度或いは印加電圧を低くした場合には、不純物濃度が高くなり、結晶粒成長が遅くなる。
一方、本発明者等は、次のようにして、ボイドが発生することを解明した。具体的には、結晶粒の再結晶・粒成長は一般に異種・異相界面を起点として発生するものであり、膜の場合、下地界面、膜表面、膜中異物が起点となる。膜表面から結晶粒成長が起こる場合、成長に伴い排出される多量の結晶欠陥は膜内部に集結し、マイクロボイドを膜中エネルギーの高い結晶粒界等に生成する。更にその後の膜下部で結晶粒成長に伴った結晶欠陥が更に集結し、これらのマイクロボイドがその後の室温放置やメタルアニールや層間絶縁膜形成時の熱処理、ＳＩＶ（Stress Induced Voiding）加速試験時にボイドを形成し、配線不良を引き起こすものと考えられる。
このような不良に対して、本発明者等は、めっき膜の下部より結晶粒成長させると、結晶粒成長に伴い結晶欠陥はめっき膜の表面方向に排出され、配線として機能する配線溝内の部分に存在する結晶欠陥が低減することを見出した。
本実施の形態では、電流密度或いは印加電圧を段階的に低下させながら、或いはウェハＷの回転数を段階的に上昇させながらめっき膜４を形成し、上部４ａの不純物濃度を下部４ｂの不純物濃度より高くさせた状態で、めっき膜４を熱処理しているので、めっき膜４の下部４ｂから結晶粒が成長する。これにより、めっき膜４の下部４ｂに存在する結晶欠陥がめっき膜４の表面方向に移動するので、第１層配線溝１ａ内におけるめっき膜４の部分の結晶欠陥が低減する。それ故、第１層配線６中のマイクロボイドを低減することができ、配線の信頼性を向上させることができる。更にビアプラグ１３及び第２層配線１４についても、同様の手法により信頼性の向上を図ることが可能である。なお、めっき膜４の不純物濃度が上部４ａより下部４ｂの方が高い場合には、上部４ａから結晶粒成長が起こるために下部４ｂの結晶欠陥は排出され難い。また、めっき膜４の不純物濃度が均一の場合には、下部４ｂとともに上部４ａからも結晶粒成長が起こるために下部４ｂの結晶欠陥は排出され難い。
めっき膜形成時に電流密度等を段階的に切替えた場合には、電流密度等を切替えた境界付近の不純物濃度が最も高くなる傾向がある。これは、電流密度等を段階的に切替えると、ウェハ近傍に存在しているレベラー等の添加剤がめっき膜に急激に取り込まれるからである。そして、この境界が配線溝内に存在すると、結晶粒成長により下部から表面方向に向けて移動してきた結晶欠陥が、この境界付近に留まってしまうおそれがある。これに対し、本実施の形態では、めっき膜４が第１層配線溝１ａの底面から第１層配線溝１ａの深さ以上の高さの位置まで形成されたときに電流密度等を切替えているので、上記境界が第１層配線溝１ａ内に形成されるのを抑制することができる。これにより、第１層配線溝１ａ内から結晶欠陥を効果的に排出することができる。なお、めっき膜４が第１層配線溝１ａの底面から第１層配線溝１ａの深さの１．２倍以上の高さの位置まで形成されたときに電流密度等を切替えた場合には、上記境界が第１層配線溝１ａ内に形成されるのを確実に抑制することができる。
（第２の実施の形態）
以下、第２の実施の形態について説明する。本実施の形態では、電流密度或いは印加電圧を連続的に低下させながらめっき膜を形成する例について説明する。
本実施の形態の半導体装置は、図６（ｂ）と同様の構造を有するものであるが、第１層配線６の不純物濃度は下部４ｂから上部４ａにかけて徐々に高くなっている。なお、ビアプラグ１３及び第２層配線１４の不純物濃度も第１層配線６と同様となっている。
このような半導体装置は、以下の工程により形成することができる。なお、本実施の形態では、めっき膜４，１１を形成する工程以外は、第１の実施の形態と同様であるので、めっき膜４，１１を形成する工程以外の説明は省略する。
めっき膜４の形成は、例えば、電解めっきが電流制御で行われる場合には、電流密度を連続的に低下させながら行われ、電解めっきが電圧制御で行われる場合には、印加電圧を連続的に低下させながら行われる。また、電流密度或いは印加電圧を連続的に低下させるとともに或いはそれに代えてウェハＷの回転数を連続的に上昇させながらめっき膜４の形成を行ってもよい。上記のようにしてめっき膜４を形成すれば、第１層配線６の不純物濃度を下部４ｂから上部４ａにかけて徐々に高くすることができる。なお、めっき膜１１もめっき膜４と同様の手法により形成する。
本実施の形態では、電流密度等を連続的に変化させながらめっき膜４を形成するので、めっき膜４の上部４ａの不純物濃度を下部４ｂの不純物濃度より高くすることができる。これにより、第１の実施の形態と同様の効果を得ることができる。
また、本実施の形態では、配線溝１ａ内におけるめっき膜４の不純物濃度が高められた結果、配線溝１ａ内に空孔子点のような結晶欠陥が多少留まった場合であっても、不純物によるトラップ効果に基づいて、空格子点がめっき膜中で安定化され、空格子点の集積によるボイド形成が抑制される。一方、配線溝１ａ内におけるめっき膜４の不純物濃度が高められ、配線溝１ａ外におけるめっき膜４の不純物濃度との濃度差が小さくなると、配線溝１ａ内から配線溝１ａ外へ向けた結晶欠陥の排出が緩和される傾向となる。ここで、本実施の形態では、第１層配線６における不純物濃度が下部４ｂから上部４ａにかけて徐々に高くなっていることに起因して、配線溝１ａ内と配線溝１ａ外の不純物濃度差が多少小さくなっても、結晶欠陥の配線溝１ａ外へ向けた排出が滞ることなく進行しやすい。それ故、ＥＭ信頼性及びＳＭ信頼性を向上させることができ、配線の信頼性が確保された半導体装置を提供することができる。
（実施例１，２及び比較例１）
以下、実施例１，２及び比較例１について説明する。実施例１，２及び比較例１では、ＳＭ加速試験を行い不良率を測定するとともにＣｕ配線の物理解析を行った。また、ＣＭＰで不要な部分を除去する前におけるＣｕ配線膜の不純物濃度解析を行うとともに実施例１，２においては結晶粒解析を行った。
実施例１，２及び比較例１においては、次のような工程で形成されたウェハを使用した。能動部を有するＳｉ基板に酸化膜を１５ｎｍ形成した後、ＣＶＤ法によりＳｉＯＣ系の低誘電率絶縁膜（層間絶縁膜）を２５０ｎｍ形成した。その後リソグラフィー工程及びＲＩＥ工程により、幅５μｍ及び深さ２５０ｎｍの第１層配線溝を形成した。
そして、アッシング工程によりレジスト除去を行った後、洗浄し、２５０℃、水素雰囲気中で脱ガス処理を行った。その後、ＳＩＳ（Self Ionized Sputter）スパッタ法によりＴａ膜（バリアメタル膜）を１５ｎｍ形成し、次いで、ＳＩＳスパッタ法によりＣｕシード膜（シード膜）を７０ｎｍ形成した。
Ｃｕシード膜を形成した後、電解めっき法によりＣｕめっき膜（めっき膜）を形成した。Ｃｕめっき膜は、実施例１，２及び比較例１でそれぞれ異なる手法により形成した。具体的には、実施例１では、ウェハ回転数を一定とし、第１層配線溝の底面から第１層配線溝の深さの１．２倍の高さの位置まで０．１Ａ／ｃｍ２の電流密度で形成し（第１のステップ）、その後第１層配線溝の底面から第１層配線溝の深さの１．５倍の高さの位置まで０．０３Ａ／ｃｍ２の電流密度で形成した（第２のステップ）。実施例２では、電流密度を０．１Ａ／ｃｍ２に固定し、第１層配線溝の底面から第１層配線溝の深さの１．２倍の高さの位置まで２５ｒｐｍのウェハ回転数で形成し（第１のステップ）、その後第１層配線溝の底面から第１層配線溝の深さの１．５倍の高さの位置まで１２５ｒｐｍのウェハ回転数で形成した（第２のステップ）。比較例１では、ウェハ回転数を一定とし、０．０３Ａ／ｃｍ２の電流密度で形成し（第１のステップ）、その後０．１Ａ／ｃｍ２の電流密度で形成し（第２のステップ）、さらにその後第１層配線溝の底面から第１層配線溝の深さの１．５倍の高さの位置まで０．３２Ａ／ｃｍ２の電流密度で形成した（第３のステップ）。
そして、Ｃｕめっき膜が形成されたこれらのウェハを水素濃度約１０vol％のフォーミングガス中にて１５０℃で６０分熱処理して、Ｃｕ配線膜（配線膜）を形成し、その後ＣＭＰにより不要なＣｕ配線膜等を除去して、第１層Ｃｕ配線を形成した。
次に、プラズマＣＶＤ法によりＳｉＣ膜（キャップ膜）を６０ｎｍ形成し、その後ＣＶＤ法によりＳｉＯＣ系の低誘電率絶縁膜（層間絶縁膜）を８００ｎｍ形成した。その後リソグラフィー工程及びＲＩＥ工程により、直径０．１３ｎｍのビアホールを形成し、引き続き、幅０．２μｍ及び深さ３００ｎｍの第２層配線溝を形成した。そして、アッシング工程によりレジスト除去を行った後、第１層Ｃｕ配線の直上に存在するＳｉＣ膜を開口し、ウェハを洗浄した。
その後、スパッタ装置内にて脱ガス処理を行ったが、ＳＭ加速試験の目的により、脱ガス処理は第１層Ｃｕ配線内に多量に生成するために、３５０℃、６０秒、減圧水素雰囲気中で熱処理を行った。
引き続き、ＳＩＳ（Self Ionized Sputter）スパッタ法によりＴａ膜（バリアメタル膜）を１５ｎｍ形成し、次いで、ＳＩＳスパッタ法によりＣｕシード膜（シード膜）を８０ｎｍ形成した。
Ｃｕシード膜を形成した後、電解めっき法によりＣｕめっき膜（めっき膜）を形成した。Ｃｕめっき膜は上記と同様の手法により、それぞれ形成された。
そして、Ｃｕめっき膜が形成されたこれらのウェハを水素濃度約１０vol％のフォーミングガス中にて１５０℃で６０分熱処理して、Ｃｕ配線膜を形成し、その後ＣＭＰにより不要なＣｕ配線膜等を除去して、Ｃｕビアプラグ及び第２層Ｃｕ配線を形成した。
次に、プラズマＣＶＤ法によりＳｉＣ膜（キャップ膜）を７０ｎｍ形成し、その後、パッシベーション膜を形成した。パッシベーション膜は、厚さ４００ｎｍのｄ−ＴＥＯＳ膜と、厚さ６００ｎｍのｐ−ＳｉＮ膜とから構成されていた。最後に、Ａｌパッド工程を行い、第２層Ｃｕ配線を大気に触れさせないように電極パッドを表面に形成した。
以上の工程により、２層のＣｕ配線を形成した。今回、ＳＭ加速試験を行ったＣｕ配線は１０Ｍ規模のビアチェーンであり、かつ第１層Ｃｕ配線の幅が５μｍ、第２層Ｃｕ配線の幅が０．２μｍ、長さが１０μｍの単ビア構造のものであった。この構造は、Ｃｕ配線で問題となっている、いわゆるビア下ボイド不良が最も発生し易い構造である。
以上の工程で形成した実施例１，２及び比較例１のウェハに、ＳＭ加速試験として１７５℃で１０００時間放置した。また、この試験後物理解析を行った。
さらにＣＭＰ前におけるＣｕ配線膜をバックサイドＳＩＭＳ（Secondary Ion-microprobe Mass Spectrometer）によりＣｕ配線膜中の不純物濃度を測定した。また、実施例１，２においては、Ｃｕ配線膜の断面の結晶粒分析を行った。
以下、結果を述べる。ＳＭ加速試験の結果、比較例１においては１０％の不良が検出されたのに対し、実施例１，２においては不良は一切検出されなかった。また、物理解析の結果、比較例１においてはＣｕビアプラグの直下にボイドが観察されたのに対し、実施例１，２においてはＣｕビアプラグの直下にボイドは観察されなかった。
一方、不純物濃度分析の結果、比較例１においてはＣｕ配線膜中の不純物濃度が段階的に上部に向かうほど低くなっており、実施例１，２においてはＣｕ配線膜中の不純物濃度が段階的に上部に向かうほど高くなっていた。また、Ｃｕ配線膜断面の結晶粒解析の結果、実施例１，２においては結晶粒が下部から成長しており、表面近傍では下部より小さな多結晶が分散しており、その中に微細なボイドが分散していることが観察された。
これらの結果から、電流密度を低下させながら或いはウェハの回転数を上昇させながらＣｕめっき膜を形成することにより、Ｃｕ配線膜中の不純物濃度が下部より上部の方が高くなることが確認された。また、これにより、Ｃｕめっき膜の結晶粒が下部から成長し、結晶欠陥が配線上部のＣＭＰ除去領域に排出され、Ｃｕ配線の信頼性が向上することが確認された。
（実施例３〜９及び比較例２，３）
以下、実施例３〜９及び比較例２，３について説明する。実施例３〜９及び比較例２，３では、不純物濃度、Ｃｕ配線の欠陥量、ＳＩＶ不良率を測定した。
実施例３〜９及び比較例２は、それぞれ、Ｃｕめっき膜を形成する際の第１，第２のステップにおける電流密度、及び第１のステップにおけるＣｕめっき膜の膜厚が異なるものである。また、比較例３は、第１のステップ及び第２のステップにおいて同一条件でＣｕめっき膜を形成したものである。なお、実施例３〜９及び比較例２，３の配線構造は、実施例１，２等と同様である。
以下、結果について述べる。
Figure 2008112772
 表１において、第１のステップにおけるＣｕめっき膜の膜厚は配線溝の深さに対する埋め込み比であり、第２のステップ及び第３のステップにおける電流密度及び不純物濃度は第１のステップにおける電流密度及び不純物濃度に対する比であり、「ｂａｌ」はバランスを表している。また、Ｃｕ配線の欠陥量における「○，△，×」はそれぞれ「５個／μｍ以下、５個／μｍを超え１０個／μｍ以下、１０個／μｍを超えている」ことを表している。さらにＳＩＶ不良率における「○，△，×」はそれぞれ「不良なし、１％以下、１％を超えている」ことを表している。
表１に示されるように比較例２，３においてはＣｕ配線にＳＩＶ不良が発生していたのに対し、実施例３〜９においてはＳＩＶ不良が発生していなかった。この結果から、第２のステップにおける電流密度を第１のステップにおける電流密度より低くすることにより、ＳＩＶ不良を抑制できることが確認された。
なお、比較例２の手法により形成された別試料のＣｕ配線膜の断面をＴＥＭ（Transmission Electron Microscopy）により観察した結果、結晶粒が上部から成長した形跡が観察され、また下部の小結晶との境界部が配線溝内の上部に確認された。比較例３においてもＣｕ配線膜の断面をＴＥＭにより観察した結果、結晶粒の大半が上部より成長した形跡が観察された。これらの結果から、不純物濃度が高い部分においては、結晶粒成長が抑制されること、またＣｕめっき膜の不純物濃度が均一の場合には、酸化物等の異種物質を起点に結晶粒成長が進行することが確認された。
実施例４，５においてはＣｕ配線に結晶欠陥が１０個／μｍ以上生じていたのに対し、実施例３，６〜９においてはＣｕ配線の結晶欠陥は５個／μｍ以下であった。この結果から、第１のステップにおいてはめっき膜を少なくとも配線溝の底面から配線溝の深さの１．２倍以上の高さの位置まで形成することが好ましいことが確認された。
実施例３〜９においては上記したようにいずれもＳＩＶ不良が発生していなかったが、このときの第２のステップにおける不純物濃度は、第１のステップにおける不純物濃度に対して１．５倍以上であった。この結果から、第２のステップにおける不純物濃度を第１のステップにおける不純物濃度に対して１．５倍以上にすることにより、Ｃｕ配線の下部から結晶粒の再結晶が発生し、Ｃｕ配線の信頼性が向上することが確認された。
第２のステップにおける電流密度を低下させることにより、成膜速度が低下し、スループットが低下することが考えられる。このため、実施例９においては、スループット向上のため、電流密度が第２のステップより高い第３のステップを行ったが、第２のステップにおける電流密度が第１のステップにおける電流密度に対して低ければ問題ないことが確認された。この結果から、第２のステップ後に電流密度が第２のステップより高い第３のステップを行った場合には、実施例３〜８と同様の効果が得られるとともに、スループットが向上することが確認された。
（実施例１０〜１５）
以下、実施例１０〜１５について説明する。実施例１０〜１５では、不純物濃度、Ｃｕ配線の結晶欠陥量、ＳＩＶ不良率を測定した。
実施例１０〜１５は、それぞれ、Ｃｕめっき膜を形成する際の第１，第２のステップにおけるウェハの回転数、及び第１のステップにおけるＣｕめっき膜の膜厚が異なるものである。なお、実施例１０〜１５の配線構造は、実施例１，２等と同様である。
以下、結果について述べる。
Figure 2008112772
 表２において、第１のステップにおけるＣｕめっき膜の膜厚は配線溝の深さに対する埋め込み比であり、第２のステップ及び第３のステップにおけるウェハ回転数及び不純物濃度は第１のステップにおけるウェハ回転数及び不純物濃度に対する比であり、「ｂａｌ」はバランスを表している。また、Ｃｕ配線の欠陥量における「○，△，×」はそれぞれ「５個／μｍ以下、５個／μｍを超え１０個／μｍ以下、１０個／μｍを超えている」ことを表している。さらに「ＳＩＶ不良率」における「○，△，×」はそれぞれ「不良なし、１％以下、１％を超えている」ことを表している。
表２に示されるように実施例１０〜１５においてはＳＩＶ不良は発生していなかった。この結果から、第２のステップにおけるウェハの回転数を第１のステップにおけるウェハの回転数より高くすることにより、ＳＩＶ不良の発生を抑制できることが確認された。
実施例１１，１２においてはＣｕ配線に結晶欠陥が１０個／μｍ以上生じていたのに対し、実施例１０，１３〜１５においてはＣｕ配線の結晶欠陥は５個／μｍ以下であった。この結果から、第１のステップはＣｕめっき膜の膜厚が少なくとも配線溝の底面から１．２倍以上の高さの位置まで形成することが好ましいことが確認された。
（実施例１６，１７）
以下、実施例１６，１７について説明する。実施例１６，１７では、不純物濃度、Ｃｕ配線の結晶欠陥量、ＳＩＶ不良率を測定した。
実施例１６は、Ｃｕめっき膜を形成する際における電流密度を連続的に低下させたものであり、実施例１７は、Ｃｕめっき膜を形成する際におけるウェハの回転数を連続的に上昇させたものである。なお、実施例１６，１７の配線構造は、実施例１，２等と同様である。
以下、結果について述べる。実施例１６，１７においては実施例３〜１５とほぼ同様の効果が得られた。また、各種条件を検討した結果、不純物濃度の差が１．２倍以上生じると、結晶欠陥量、ＳＩＶ不良率とも効果が得られることが判明した。この結果から、Ｃｕめっき膜を形成する際における電流密度を連続的に低下させ、或いはウェハの回転数を連続的に上昇させた場合であっても、上記効果が得られることが確認された。
なお、本発明は上記実施の形態の記載内容に限定されるものではなく、構造や材質、各部材の配置等は、本発明の要旨を逸脱しない範囲で適宜変更可能である。例えば、上記実施の形態では、２層配線について説明しているが、１層配線でもよく、また３層以上の配線であってもよい。
また、上記実施の形態では、電流密度或いは印加電圧を段階的或いは連続的に低下させながらめっき膜４を形成し、或いはウェハＷの回転数を段階的或いは連続的に上昇させながらめっき膜４を形成しているが、めっき膜４の上部４ａの不純物濃度をめっき膜下部４ｂの不純物濃度よりも高くすることができれば、他の手法によりめっき膜を形成してもよい。他の手法としては、例えば、めっき膜４を形成している途中でめっき浴を交換したり、めっき液を交換することが挙げられる。
（ａ）〜（ｃ）は第１の実施の形態に係る半導体装置の模式的な製造プロセス図である。 （ａ）〜（ｃ）は第１の実施の形態に係る半導体装置の模式的な製造プロセス図である。 （ａ）〜（ｃ）は第１の実施の形態に係る半導体装置の模式的な製造プロセス図である。 （ａ）〜（ｃ）は第１の実施の形態に係る半導体装置の模式的な製造プロセス図である。 （ａ）及び（ｂ）は第１の実施の形態に係る半導体装置の模式的な製造プロセス図である。 （ａ）及び（ｂ）は第１の実施の形態に係る半導体装置の模式的な製造プロセス図である。 第１の実施の形態に係るめっき装置の模式的な概略構成図である。
符号の説明
Ｗ…ウェハ、１ａ…第１層配線溝、４，１１…めっき膜、４ａ…上部、４ｂ…下部、６…第１層配線，１３…ビアプラグ、１４…第２層配線。

Claims (5)

  1. 表面に凹部を有する基板上に、少なくとも前記凹部に埋め込まれ、不純物濃度が下部より上部の方が高いめっき膜を形成する工程と、
    前記めっき膜に熱処理を施す工程と、
    前記めっき膜に熱処理を施した後、前記凹部に埋め込まれた部分以外の前記めっき膜を除去する工程と
    を具備することを特徴とする半導体装置の製造方法。
  2. 前記めっき膜の形成は電解めっきにより行われ、前記電解めっきは電流密度或いは印加電圧を連続的或いは段階的に低下させながら行われることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記めっき膜の形成は前記基板を回転させながら行われ、かつ前記基板の回転は前記基板の回転数を連続的或いは段階的に上昇させながら行われることを特徴とする請求項１又は２記載の半導体装置の製造方法。
  4. 前記めっき膜の形成は、電流密度或いは印加電圧、及び前記基板の回転数の少なくともいずれかを、前記凹部の底面から前記凹部の深さに対して１．２倍以上の高さとなる位置で段階的に切替えて行われることを特徴とする請求項２又は３記載の半導体装置の製造方法。
  5. 前記凹部は複数存在し、複数の前記凹部の全てについて、前記凹部の底面から前記凹部の深さに対して１．２倍以上の高さとなる位置で、前記電流密度或いは印加電圧、及び前記基板の回転数の少なくともいずれかを段階的に切替えることを特徴とする請求項４記載の半導体装置の製造方法。
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