KR101136139B1 - 후속 ｃｍｐ 공정의 공정 균일성 개선을 위한 패턴화된유전층에 대한 구리 전기도금 방법 - Google Patents
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Abstract
작은 직경 비아와 큰 직경 트렌치(205)를 포함하는 유전층 상으로의 새로운 금속 도금 방법에 있어서, 표면 거칠기는 예를 들어, 유전층(203)의 적어도 비패턴화 영역(206) 상의 도금 용액에서 레벨러의 양을 감소시킴으로써 생성되며, 이에 따라 후속 화학적 기계적 연마(CMP) 공정에서 물질 제거의 균일성을 개선시킨다.
전해조, 연마, 표면 거칠기, 패턴화, 유전층.
Description
본 발명은 일반적으로 집적 회로의 제조에 관한 것으로서, 특히, 금속층 형성에 관한 것이며, 여기서 금속은 패턴화된 유전층 위에 증착되며, 과잉 금속이 후속적으로 화학적 기계적 연마(CMP)에 의해 제거된다.
새로운 세대의 모든 집적회로에서, 장치 피처(feature)는 더 감소되지만, 회로의 복잡성은 꾸준히 증가하고 있다. 감소된 피처 크기는 회로 요소를 적절하게 패턴화하기 위해 정교한 포토리쏘그래피 방법 및 개선된 식각 기술을 요구할 뿐만 아니라 증착 기술에 관한 수요를 계속 증가시키고 있다. 현재에, 최소 피처 크기는 0.1㎛ 이하로 접근하며, 이는 단지 최소 칩 영역만을 커버링하는 고속-스위칭 트랜지스터 소자의 생산만을 허용한다. 하지만, 감소된 피처 크기의 결과로서, 요구되는 금속 상호접속(배선)에 대해 이용가능한 플로우 간격(floor space)은 감소되며, 개별 회로 소자간에 필요한 상호접속의 수는 증가된다. 결과적으로, 금속 결합의 단면적은 감소되며, 이는 고품질의 신뢰성있는 칩 상호접속을 얻기 위해 전기 저항이 작아 비교적 고 전류 밀도를 허용하는 금속에 의해 일반적으로 사용되는 알루미늄을 대체하는 것을 필요로 하게 하였다. 이러한 관점에서, 구리가, 낮은 저항성, 높은 신뢰성, 높은 열 전도성, 비교적 저비용, 및 비교적으로 큰 입도(grain) 크기를 얻기 위해 제어될 수 있는 결정 구조와 같은 이점 때문에 유망한 대체물인 것으로 증명되었다. 더욱이, 구리는 전자이탈에 대해 상당히 높은 저항을 가지며, 이에 따라 저항성이 낮을 때 비교적 높은 전류 밀도를 허용하여, 보다 낮은 공급 전압의 도입을 허용하고 있다.
알루미늄에 비교하여 구리의 많은 이점에 불구하고, 과거의 반도체 제조업자들은 여러 이유로 구리를 제조 시퀀스에 도입하는 것을 꺼리고 있었다. 반도체 제조 라인에서 구리를 처리하는데에 하나의 주요한 문제는 적당한 온도의 실리콘 및 실리콘 다이옥사이드(dioxide)에서 쉽게 확산하는 구리의 성능이다. 실리콘으로 확산되는 구리는 트랜지스터 소자의 상당한 누설 전류의 증가를 발생시킬 수 있으며, 이는 구리가 실리콘 밴드-갭(band-gap)에서 깊은-레벨 트랩으로서 동작하기 때문이다. 게다가, 실리콘 다이옥사이드로 확산되는 구리는 실리콘 다이옥사이드의 절연 특성을 저하시킬 수 있으며, 인접 금속 라인사이에 높은 누설 전류를 발생시킬 수 있거나 심지어는 인접 금속 라인들간에 단락을 형성할 수 있다. 따라서, 전체 공정 시퀀스 동안에 구리를 갖는 실리콘 웨이퍼의 모든 오염을 회피하기 위한 주의를 해야 한다.
추가적인 문제는, 구리가 알루미늄과 같은 다른 물질을 증착하는데 잘 알려지고 잘-확립된 기술인 물리 기상 증착(PVD) 및 화학 기상 증착(CVD)과 같은 증착 방법에 의해 많은 양에 효과적으로 적용될 수 없을 것이라는 사실로부터 발생한다. 따라서, 구리는 이제 비전해 도금에 비교하여 높은 증착율 및 덜 복잡한 전해조의 이점을 제공하는 전기도금과 같은 습식 공정에 의해 일반적으로 적용된다. 전기도금이 일견상으로 볼때 수십년간 인쇄회로기판 산업에서 얻은 상당량의 경험 때문에 비교적 단순하고 잘-확립된 증착 방법인 것으로 보일지라도, 마이크로미터 수준의 측면 확장을 갖는 넓은 트렌치뿐만 아니라 0.1 ㎛이하의 치수의 높은 종횡비(aspect ratio)의 개구에 의한 신뢰성있는 충전(filling)의 요구는, 금속층에 사용될 수 있는 다른 금속뿐만 아니라 구리 전기도금이 상당히 복잡한 증착 방법이 되게 하는바, 이는 특히 화학적 기계적 연마 및 임의의 측정 공정과 같은 후속 공정 단계가 직접적으로 전기도금 공정의 품질에 의존할때 더욱 그러하다.
금속층을 제조하기 위한 전형적인 공정 시퀀스는 도 1a 내지 1b를 참조하여 설명될 것이다. 도 1a를 참조하면, 반도체 장치(100)는 트랜지스터, 저항, 캐패시터 등과 같은 회로 소자를 포함하는 기판(101)을 포함하며, 이는 간략화를 위해 도 1a에 도시되지 않았다. 유전층(102)이 기판(101) 위에 형성되며, 이는 식각 정지층 (103)에 의해 기판으로부터 분리되어 있다. 예컨대, 유전층(102)은 실리콘 다이옥사이드로 구성되지만, 식각 정치 층(103)은 실리콘 나이트라이드(nitride)로 구성될 수 있다. 다른 경우에, 유전층(102) 및 가능하게는 식각 정치 층(103)은 실리콘 다이옥사이드 및 실리콘 나이트라이드 보다 상당히 낮은 유전율을 갖는 소위 (로우-케이)(low-k) 유전물질로 구성될 수 있다. 유전층(102)에서, 개구(105)는 비아 및 트렌치로서 형성된다. 스페이싱(spacing)뿐만 아니라 개구(105)의 치수 및 기판(101)의 다이 영역상의 이들의 위치는 대응 집적 회로의 회로 설계에 의해 결정된다. 유전층(102)은 비교적 폭넓은 트렌치로서 제공되는 개구(104)를 더 포함할 수 있다. 게다가, 유전층(102)은 실질적으로 비패턴화 영역(106)을 포함할 수 있다. 개구(105)의 경우와 마찬가지로, 트렌치(104) 및 비패턴화 영역(106)의 치수 및 위치는 회로 설계에 의해 실질적으로 결정된다.
도 1a에 도시된 바와같이 반도체 장치(100)를 형성하기 위한 방법은 종래 기술에서 잘-확립되며, 잘 알려진 증착, 리쏘그래피 및 식각 기술을 포함할 수 있다. 특히, 개구(105)는 유전층(102) 내의 제 1 선택 식각 단계에서 형성될 수 있으며, 여기서 식각 공정은 식각 정지 층(103)상 또는 내에서 정지된다. 이후에, 개구(105)는 층(103)의 물질을 선택적으로 제거하도록 된 개별 식각 공정에 의해 식각 정지 층(103)에 형성될 수 있다. 이후에, 추가 식각 단계에서, 개구(105) 및 개구(104)의 상부가 공통 식각 단계에서 형성될 수 있다.
도 1b는 유전층(102) 위에 형성된 구리층(107)과 같은 금속층을 갖는 개선된 제조 스테이지에서 반도체 장치(100)를 개략적으로 도시하며, 여기서 편이상 부호 108에 의해 공통적으로 표시되는 장벽층 및 시드층은 금속층(107)과 유전층(102) 사이에 놓여진다. 장벽/시드층(108)은 탄탈, 탄탈 나이트라이드, 티탄, 티탄 나이트라이드, 이들의 결합 등과 같은 물질을 포함하는 두개 이상의 서브-층으로 구성될 수 있다. 시드층은, 예를 들어 구리로 구성될 수 있다.
장벽/시드층(108)은 화학 기상 증착, 원자층 증착 또는 물리 기상 증착에 의해 형성될 수 있으며, 이후에, 예를 들어 스퍼터 증착 공정이 계속되어 장벽/시드층(108)의 최종 서브-층으로서 시드층을 형성한다. 이후에, 금속층(107)이 증착되 며, 여기서 이전에 구리 환경에서 주목한 바와같이, 바람직하게는 습식-화학 공정이 이용됨으로써 적당한 증착율에서 효과적으로 상당량의 금속을 제공하게 된다. 구리에 대해, 전기도금은 비전해 도금에 비해 적당하게 복잡한 전해조 및 증가된 증착율로 인하여 현재의 바람직한 증착 방법이다.
신뢰성있는 금속 상호접속을 위해, 200 mm 또는 심지어 300 mm 직경 기판의 전체 표면에 대해 가능한한 균일하게 구리를 증착하는 것이 중요할 뿐만 아니라, 어떤 공백 또는 결함없이 대략 10:1의 종횡비를 가질 수 있는 개구(105 및 104)를 신뢰성있게 충전하는 것도 중요하다. 결과적으로, 높은 비-컨포멀(non-conformal) 방식으로 구리를 증착하는 것이 필요하다. 따라서, 구리와 같은 금속의 높은 비-컨포멀 증착을 허용하는 전기도금 기술을 확립하는데 많은 노력을 기울여져 왔는바, 여기서 개구, 특히 작은-크기의 비아 및 트렌치(105)는 실질적으로 하부로부터 상부로 충전된다. 이러한 충전 특성은 개구(105, 104) 내에서, 및 비패턴화 영역(106)과 같은 수평 부분 상에서 증착 반응을 제어함으로써 얻어질 수 있음이 인식된다. 일반적으로, 이는 각 위치상에 증착되는 구리 이온 비율에 영향을 미치기 위해 첨가제를 전해조에 도입함으로써 수행된다. 예컨대, 폴리에틸렌 글리콜과 같은 비교적 크고, 느리게-확산하는 분자의 유기 에이전트(organic agent)가 전해질에 첨가되며, 바람직하게는 평평한 표면 및 코너 부분상에 흡수될 수 있다. 따라서, 이들 영역에서 구리 이온의 결합은 감소되며, 따라서 증착율이 감소된다. 대응 동작 에이전트는 또한 종종 "억제인자"로서 지칭된다. 반면에, 보다 작고 고속으로-확산하는 분자를 포함하는 추가 첨가제가 사용될 수 있는바, 이는 바람직하게 개구(105,104) 내에서 흡수되며 억제 첨가제의 영향을 상쇄시킴으로써 증착율을 개선시킨다. 대응 첨가제는 또한 종종 "촉진인자"로서 지칭된다. 촉진인자 및 억제인자를 사용하는 것 이외에, 소위 레벨러(leveler) 및 광택제(brightener)가 고도의 균일성에 도달하여 금속층(107)의 표면 품질을 개선하는데 사용된다. 게다가, 단순 DC 증착, 즉 실질적으로 일정한 전류를 공급하는 것에 의한 증착은 촉진인자, 억제인자 및/또는 레벨러 첨가제의 이용에 불구하고 요구되는 증착 특성을 달성하는데 충분하지 않을 수 있다. 대신에, 소위 펄스 반전 증착이 구리를 증착하는데에 바람직한 동작 모드가 되었다. 펄스 반전 증착 기술에서, 교번 극성의 전류 펄스가 전해조에 인가됨으로써, 포워드 전류 펄스 동안에 기판상에 구리를 증착하며 반전 전류 펄스 동안에 일정량의 구리를 방출(release)하며, 이에 따라 전기도금 공정의 충전 성능을 개선시킨다. 이들 복잡한 도금 공정에 의해, 개구(105,104)는 신뢰성있게 구리로 충전될 수 있다. 하지만, 금속층(107)의 최종적으로-얻어진 토포그래피(topography)가 하부의 구조에 의존함을 알 수 있다. 가변량의 억제인자, 촉진인자 및 레벨러를 포함하는 정교한 화학 및 펄스 반전 방법의 이용에 불구하고, 금속의 개선된 증착이 비패턴화 영역(106)과는 대조적으로 개구(104,105)와 같은 패턴화 영역에 대해 얻어진다. 첨가제, 특히 개구(104,105) 근처의 촉진인자의 비균일 분포는 비록 이들 개구가 이미 완전히 충전된 경우라도 개구(104,105) 내에서 지속적인 증착 반응(deposition kinetics)을 일으켜, 이에 따라 최종적으로 첨가제가 균일하게 분포될 때까지 이들 영역에 증착율을 개선시키는 것으로 인식된다.
이후에, 금속층(107)의 구조-의존 토포그래피는 후속 화학적 기계적 연마(CMP) 공정 동안에 공정 비균일성을 발생시킬 수 있으며, 이는 금속층(107)의 노출 영역이 화살표(109)에 의해 표시된 바와같이 연마 공정 동안에 증가된 하향력(downforce)를 겪을 수 있기 때문이다. 따라서, 제거 공정은 바람직하게는 개구(104,105)에 대해 시작하며, 비패턴화 영역(106)에 비교할 때에 보다 높은 제거율로 계속될 수 있다. 결과적으로, 영역(106) 표면의 제거는 지연되며, 상당한 "초과연마" 시간이 영역(106)에서 모든 금속 잔여물을 실질적으로 완전히 제거하는데 요구된다. 이는 개구(104, 105)에서 물질 제거를 증가시킬 수 있으며, 또한 "디싱(dishing)"으로서 지칭되며, 또한 개구(104, 105) 근처에서 층(102)의 유전 물질 제거를 증가시킬 수 있으며, 이는 또한 부식으로서 알려진다. 이 유해한 영향 이외에, 금속 제거의 비균일성은 또한 모든 종점 검출 방법에 악영향을 미칠 수 있으며, 이들 방법은 연마 공정 동안에 금속층(107)으로부터 반사된 광에 의해 얻어진 광신호에 기초한, 기판(101)과 연마 패드 사이의 상대 운동을 확립하는데 요구되는 모터 전류에 기초한, 또는 다른 마찰에 관련되거나 달리 발생된 종점 신호에 기초한 방법과 같은 것이다. 즉, 대응 종점 신호는 덜 가파른 경사를 표시할 수 있으며, 이에 따라 연마 공정의 종점 평가를 악화시킬 수 있게 된다. CMP가 자체로서 상당히 복잡한 공정이기 때문에, 연마 공정의 최종 결과 및 이에 따른 개구(104, 105)에 형성된 금속 라인의 품질은 CMP 파라메터에 의존할 뿐만 아니라 금속층(107)의 속성에 의해 강하게 영향받는다. 이러한 이유에 대해, 종종 비패턴화 영역(106)에 "더미(dummy)" 패턴을 제공함으로써 개구(104, 105)에 대한 것과 유사한 증착 조건을 달성하는 것이 제안된다. 이러한 접근이 상기의 비균일성 문제를 상당히 완화시킬 수 있지만, 추가로 발생된 금속 영역은 기생 캐패시턴스를 회로에 부가시킬 수 있으며, 이에 따라 회로 동작 속도를 감소시키며, 많은 경우에 이 솔루션은 덜 바람직하게 될 수 있다.
상기 문제의 관점에서, 후속 CMP 공정상의 부담을 최소화하는 전기도금 공정을 제공할 필요가 존재한다.
일반적으로, 본 발명은 도금된 금속층을 형성하기 위한 선행 시퀀스가 수정됨으로써 기판의 적어도 비패턴화 부분에 대해 금속층의 상당한 표면 거칠기를 제공하는 점에서 CMP 공정의 균일성을 개선할 수 있는 방법에 관한 것이다. 이런 방식으로, 비패턴화 부분에서 CMP 동안에 금속 제거의 시작은 종래 기술에서와 같이 지연되지 않는다.
본 발명의 일 예시적 실시예에 따르면, 내부에 패턴화 영역 및 비패턴화 영역이 형성된 유전층을 포함하는 기판에 대해 금속층을 증착하는 방법이 제공된다. 상기 방법은 기판을 전해조에 노출함으로써 패턴화 영역에서 하부로부터 상부로(bottom-to-top technique) 금속을 비-컨포멀하게 증착하는 것을 포함한다. 그후, 과잉 금속층이 패턴화 영역 및 비턴화 형역 위에 형성된다. 게다가, 적어도 하나의 공정 파라메터는, 과잉 금속층의 형성 동안에 과잉 금속층의 표면 거칠기를 조정하기 위해 제어된다.
본 발명의 다른 예시적 실시예에 따르면, 반도체 장치의 금속층을 형성하는 방법이 제공된다. 상기 방법은 그 상에 제 1 영역 및 제 2 영역을 갖는 유전층이 형성된 기판을 제공하는 것을 포함하며, 여기서 제 1 영역은 금속으로 충전될 비아 및 트렌치를 포함하며, 제 2 영역은 실질적으로 금속으로 충전될 트렌치 및 비아가 없다. 기판은 전해조에 노출되어, 제 1 영역에 비아 및 트렌치를 충전하고 제 1 및 제 2 영역 위에 과잉 금속층을 형성하게 된다. 따라서, 적어도 제 2 영역의 표면 거칠기는 대략 50nm보다 크게 되도록 조정된다. 마지막으로, 과잉 금속층은 화학적 기계적 연마 공정 동안에 제거되며, 표면 거칠기가 화학적 기계적 연마 중, 물질 제거의 시작을 촉진한다.
본 발명의 또 다른 예시적 실시예에 따르면, 일 방법은 패턴화 영역과 실질적으로 비패턴화 영역을 포함하는 유전체 위에 형성된 금속층의 표면 거칠기를 결정하는 것을 포함한다. 이후에, 금속층의 일부분은 화학적 기계적 연마에 의해 제거되어 패턴화 영역 및 비패턴화 영역의 유전체가 노출되게 하며, 종점 검출 신호가 화학적 기계적 연마 동안에 모니터링된다. 마지막으로, 모니터링된 종점 검출 신호는 결정된 표면 거칠기에 관련되어 종점 검출 신호의 바람직한 신호/잡음 비에 대한 최적 표면 거칠기를 결정하게 된다.
본 발명의 또 다른 예시적 실시예에 따르면, 일 방법은 패턴화 영역 및 실질적으로 비패턴화 영역을 포함하는 유전체 위에 형성된 금속층의 표면 거칠기를 결정하며, 화학적 기계적 연마에 의해 금속층의 일부분을 제거하여 패턴화 및 비패턴화 영역을 노출하는 것을 포함한다. 패턴화 및 비패턴화 영역을 실질적으로 완전히 제거하는데 요구되는 연마 시간이 모니터링되며, 모니터링된 연마 시간은 결정된 표면 거칠기에 관련되어 연마 시간을 감소시키는 표면 거칠기를 결정하게 된다.
본 발명은 첨부 도면과 관련되어 고려되는 하기의 설명을 참조하여 이해될 수 있으며, 동일 참조 번호는 동일 요소를 나타낸다.
도 1a 내지 1b는 구리 금속층을 수용할 때에 다양한 종래기술의 생산 스테이지 동안의 반도체 장치의 단면을 개략적으로 도시한다.
도 2a 내지 2c는 본 발명의 예시적 실시예에 따라 패턴화 및 비패턴화 영역을 갖는 유전층 위에 형성된 금속층을 구비한 장치의 단면을 개략적으로 도시한다.
도 3은 표면 거칠기가 있는 경우 및 없는 경우에 금속층에 대한 CMP 종점 검출 신호의 관계를 나타내는 개략도이다.
도 4는 종점 검출 신호의 경사와 금속층의 평균 표면 거칠기 사이의 관계를 나타내는 개략도이다.
본 발명의 다양한 변형 및 대안 형태가 가능하지만, 본원의 특정 실시예는 도면의 예에 의해 도시되었고 본원에서 상세히 설명된다. 하지만, 본원의 특정 실시예에 대한 설명은 본 발명을 개시된 특정 실시예로 제한하려는 것이 아니라, 이와는 반대로, 첨부된 청구범위에 의해 한정된 바와같이 본 발명의 사상 및 범주 내에 드는 모든 변형물, 등가물, 및 대안형태를 포함하도록 의도된다.
본 발명의 예시적 실시예는 하기에서 설명된다. 실제 구현의 모든 특징이 명확화를 위해 본 명세서에서 설명되지 않았다. 이런 실제의 모든 실시예의 개발에 있어서, 개발자의 특정 목표를 달성하기 위해 수많은 구현-특정 결정이 이루어져야 하며, 이 목적은 시스템-관련 및 사업-관련 제약에 순응과 같은 것이며 하나의 구현에서 다른 구현으로 변할 수 있다. 게다가, 이러한 개발 노력이 복잡하고 시간- 소모적일 수 있지만, 이에 불구하고 본 개시의 이익을 갖는 본 기술분야의 당업자에게 맡겨진 루틴일 것이다.
본 발명은 이제 첨부 도면을 참조하여 설명될 것이다. 반도체 장치의 다양한 영역 및 구조가 매우 정밀하고 뚜렷한 구성 및 프로파일을 갖는 것으로서 도시되지만, 본 기술분야의 당업자는 실제적으로 이들 영역 및 구조가 도면에 표시된 바와같이 정밀하지 않은 것으로서 인식한다. 추가적으로, 도면에 도시된 다양한 피처의 상대적 크기 및 도핑 영역은 제조 장치상의 이들 피처 또는 영역의 크기에 비교될 때에 확장되거나 감소될 수 있다. 그럼에도 불구하고, 첨부 도면은 본 발명의 예시적 실시예를 기술하고 설명하도록 포함된다. 본원에서 사용된 단어 및 어구는 관련 기술분야의 당업자에 의한 단어 및 어구의 이해와 동일한 의미를 갖는 것으로 이해하고 해석되어야 한다. 본원에서 용어 또는 어구의 일관적인 사용에 의하여, 용어 또는 어구의 어떠한 특수한 정의, 즉 본 기술분야의 당업자에 의해 이해되는 것과 같은 통상의 관례적 의미와 다른 정의를 내포하지 않는다. 용어 또는 어구가, 특수한 의미, 즉 당업자에 의해 이해되는 것과 다른 의미를 갖는 범위에서, 이러한 특수한 정의는 용어 또는 어구에 대한 특수한 정의를 직접적이며 명백하게 제공하는 한정적인 방식으로 명세서에서 명확하게 제시될 것이다.
본 발명은, 종래 교시와는 대조적으로, 회로 설계에 일치하여 비패턴화 영역뿐만 아니라 트렌치 및 비아를 포함하도록 구조화된 유전체 위에 도금된 금속층 표면의 두드러진(pronounced) 거칠기가 후속 CMP 공정에 부과된 부담을 상당히 완화시킬 수 있다는 발견에 기초한다. 두드러진 표면 거칠기는 패턴화 또는 비패턴화 영역이 금속층 아래에 형성되는지와 관계없이 기판에 걸쳐 더욱 균일하게 발생되도록 물질 제거의 개시를 촉진시킨다.
본 발명의 추가의 예시적 실시예가 도 2a 내지 2c, 도 3 및 4를 참조하여 이제 설명될 것이며, 간결성을 위해 도 1a가 또한 적합한 곳에서 언급된다. 게다가, 구리는 하기의 예시적 실시예에서 전기도금과 같은 전기화학 증착 방법에 의해 증착될 금속으로서 지칭되며, 이는 구리가 이전에 주목한 바와같이 주로 장래의 정밀한 집적회로에서 사용되는 것으로 예상되기 때문이며, 하기에서 설명될 실시예는 0.1㎛ 이하만큼 작은 직경의 비아와 트렌치를 갖는 금속층을 제조하는 동안에 구리의 전기도금에 특히 유익하다. 본 발명은 원리상 또한 다른 금속 및 금속 화합물 및 금속 합금에 적용가능하며, 본원에서 제공된 교시는 당업자가 하기에 특정된 모든 공정 및 파라메터를 변형시킬 수 있게 하여 본원에 설명된 특정 실시예를 특정 금속에 적응하게 한다.
도 2a는 금속층을 제조하는 동안에 반도체 장치(200)의 단면을 개략적으로 도시한다. 반도체 장치는 도 1a에서 설명한 장치(100)와 유사할 수 있으며, 여기서 대응 요소는 선두의 숫자 "1" 대신에 "2"를 제외하고 동일 참조 번호에 의해 표시된다. 따라서, 장치(200)는 그 상에 식각 정지층(203)을 형성하고, 이후에 유전층(202)이 계속 형성되는 기판(201)을 포함한다. 비아와 트렌치(205) 및 폭넓은 트렌치(204)는 공통적으로 제 1 패턴화 영역(210)을 정의한다. 실질적으로 비패턴화 영역(206)은 제 1 영역(210)에 인접하고 있다. 영역(206)은 실질적으로 비패턴화 영역으로서 지정되는데, 이는 패턴화 영역(210)에 형성된 트렌치의 개수에 대해 (만약에 있다면) 소수의 트렌치가 영역(206)에 형성됨을 표시하기 위함이다. 이는, 일부 트렌치(미도시)가 영역(206)에 형성되지만, 영역(206)은 비교적 작은 수의 이러한 트렌치 및/또는 이러한 트렌치에 의해 채워지는 비교적 작은 영역 때문에 증착에 관하여 실질적으로 내부에 형성된 트렌치가 없는 영역처럼 작용하는 경우가 될 수 있다. 도 1a을 참조하여 설명된 것과 실질적으로 동일한 공정이, 도 2a에 도시된 바와같이 장치를 생산하기 위한 전형적인 공정 흐름에서 수행될 수 있다.
도 2b는 개선된 제조 스테이지에서 장치(200)를 개략적으로 도시하며, 여기서 구리층(207)은 그 사이에 놓여진 장벽/시드 층(208)을 갖는 제 1 및 제 2 영역(210, 206) 위에 형성된다. 장벽/시드 층(208)은 구리가 인접 물질로 확산되는 것을 효과적으로 방지하는 물질로서 구성될 수 있으며, 또한 주변 유전체 및 비아(105)가 결합될 수 있는 모든 잠재적 금속에 대한 구리의 충분한 부착을 제공할 수 있다. 현재의 바람직한 물질은 탄탈 및 탄탈 나이트라이드 및 이들의 결합이지만, 만일 적합한 것으로 고려된다면 임의의 다른 적합한 물질이 사용될 수 있다. 시드층은 본원에서 설명된 실시예에서 PVD 공정에 의해 증착되는 구리층이 될 수 있다.
일 특정 실시예에서, 구리층(207)은 부호 211에 의해 표시되는 바와같이 제 1 및 제 2 영역(210, 206)에 대해 분포되는 두드러진 표면 거칠기를 포함한다. 표면 거칠기의 평균 높이는 부호 212로서 표시되며, 대략 50nm를 초과할 수 있다. 다른 실시예에서, 단순히 평균 표면 거칠기로서 지칭될 수 있는 평균 높이(212)는 약 50 내지 400nm의 범위이며, 또 다른 실시예에서 약 150 내지 250nm가 될 수 있다.
도 2b의 장치를 형성하기 위한 전형적인 공정 흐름은 하기의 공정을 포함할 수 있다. 우선, 장벽/시드 층(208)은 도 1b에 도시된 장벽/시드층(108)을 참조하여 이미 설명된 것과 유사한 공정에 의해 형성될 수 있다. 특히, 장벽/시드 층(208)은 장벽/시드 층(208)의 바람직한 기능성을 제공하기 위해 두개 이상의 서브-층의 스택으로서 형성될 수 있으며, 여기서 CVD, PVD, ALD(원자층 증착), 도금 공정, 및 이들 공정의 모든 조합이 사용될 수 있다. 이후에, 기판(201) 또는 적어도 유전층(202)은 LT210C™라는 상표명으로 세미툴 인코포레이티드(Semitool Inc.)로부터 구입가능한 전기도금 반응기와 같은 공지의 도금 반응기에 제공될 수 있는 전해조(미도시)에 노출된다. 본 발명이 모든 전기도금 반응기에 적용될 수 있음을 이해해야 한다. 일 예시적 실시예에서, 전해조는 전해조의 전체량에 대해 각각 대략 1 내지 5 wt% 및 약 1 내지 5 wt% 양의 촉진 첨가제 및 억제 첨가제를 포함한다. 대략 1 wt% 이상을 포함하는 종래의 전해조와는 대조적으로, 레벨러 및 광택제의 양은 대략 0.1 wt% 이하로 상당히 감소되었다. 일 실시예에서, 레벨러는 실질적으로 완전히 생략될 수 있다. 레벨러 및 광택제라는 용어는 동의어로 사용되며, 종래 기술과 같이 적용될 때에 구리층(207)의 표면을 부드럽게 하도록 동작하는 첨가제를 표시하는 것임을 주목해야 한다. 게다가, 모든 공지의 촉진인자, 억제인자 및 레벨러 화합물이 본 발명에 따라 사용될 수 있다. 촉진인자는, 예를 들어 프로판 술포닉 산으로 구성될 수 있다. 억제인자는, 예를 들어 폴리알카라인 글리콜 타입 폴리머로 구성될 수 있다. 전형적 레벨러는, 예를 들어 폴리에테르로 구성될 수 있다. 기판을 전해조에 노출하는 동안에, 적절한 파형의 전류가 하부에서 상부로의 방식으로 개구(205, 204)를 충전하는데 인가될 수 있으며, 이에 따라 실질적으로 개구(205, 204) 내에 공백 및 심(seam)이 형성하지 않도록 한다. 예컨대, 개구(205, 204)를 신뢰성있게 충전하기 위해 잘-확립된 펄스 반전 시퀀스가 수행될 수 있다. 이전에 설명한바 같이, 특히 200, 또는 심지어 300 mm 기판에 대한 폭넓은 트렌치(204)를 신뢰성있게 충전하는데에 일정한 "초과도금"이 요구되는바, 이는 제 1 및 제 2 영역(210, 206) 상에 과잉 층을 형성시킨다. 일 실시예에서, 과잉 구리 층을 형성하는 동안에, 레벨러의 양은, 예를 들어 전해조를 준비하는 동안에 평균 표면 거칠기가 얻어지는 방식으로 레벨러 량을 배분(dose)함으로써 제어된다.
다른 실시예에서, 비전해 증착이 수행될 수 있는바, 여기서 레벨러 량은 전기도금 공정을 참조하여 설명된 것과 같은 방식으로 제어되며, 이에 따라 평균 표면 거칠기(212)를 생성하게 된다.
기판은 구리층(207)의 증착 이후에 구리의 입상(granularity)을 개선하기 위해, 즉 구리 결정(crystallite)의 입도 크기를 증가시키기 위해 어닐링 될 수 있으며, 이에 따라 열 및 전기 전도성을 개선시킨다.
이후에, 기판(201)은 층(207) 및 장벽/시드층(208)의 과잉 물질을 제거하기 위해 CMP 공정을 받으며, 이에 따라 유전층(202)을 노출시켜 전기적으로 절연된 구리 라인을 제공한다. CMP 공정은 본 기술분야에서 잘 알려진 바와같이 모든 적합한 CMP 툴에서 수행될 수 있다. 초기 단계의 CMP 공정 단계 동안에, 기판(201)에 가해진 하향력은 제 1 및 제 2 영역(210, 206)의 복수의 고지(elevation)(211)에 작용하며, 따라서, 물질 제거가 또한 제 2 영역(206)에서 초기화된다. 결과적으로, 제 1 및 제 2 영역(210, 206) 간의 제거 횟수의 불일치는 앞서 설명된 종래 방식에 비교할 때에 상당히 감소될 수 있다. 일 예시적 실시예에서, CMP 공정은 종점 검출 신호를 모니터링하는 동안에 수행된다. 종점 검출 신호는 연마 공정 동안에 기판(201)으로부터 반사된 광을 검출함으로써 발생될 수 있다. 다른 경우에, 다른 물질은 일반적으로 다른 마찰력을 나타내므로, 기판(201)과 대응하는 연마 패드간에 특징적인 상대 운동을 유지하도록 요구되는 모터 전류, 또는 모터 토크에 관한 다른 어떤 신호가 연마 공정의 진행을 평가하기 위해 사용될 수 있다. 예를 들면, 제 2 영역(206)의 상당한 부분이 이미 제거된 경우에, 모터 전류는 소정의 회전 속도에 대해 감소될 수 있는데, 이는 장벽/시드층(208)이 구리보다 비교적 낮은 마찰 상수를 가질 수 있기 때문이다. 연마 공정의 종점은 종점 검출 신호를 확립하기 위한 방법에 관계없이 이 신호에 기반하여 추정될 수 있다. 본 발명에 따른 물질 제거의 증가된 균일성 때문에, 종점 검출 신호는 연마 공정을 더 신뢰성있게 추정하는데 사용될 수 있다.
도 3은 종점 신호가 연마 시간에 대해 도시되는 예시적 그래프이다. 도 3에서, 편의상, 광 종점 검출 시스템의 대표적인 매끄러운 곡선(curve)이 도시되지만, 하기 고려사항이 임의의 다른 종점 검출 시스템에 의해 생성된 곡선에 쉽게 적용될 수 있다. 제 1 곡선(A)(점선)은 두드러진 표면 거칠기(211)를 갖는 기판(201)에 대한 종점 검출 신호의 진폭을 나타내는 반면에, 제 2 곡선(B)(실선)은 도 1b의 기판(101)과 같은 종래에 처리된 기판에 의해 얻어진 종점 검출 신호를 나타낸다. 연마 공정은 시점(t0)에서 시작될 수 있으며, 초기 반사율은 구리의 높은 반사율 때문에 종래 처리 기술(곡선 B)에 따라 형성된 금속층에 대해 비교적 높을 수 있다. 반사율은 연마 공정이 시점(t1)으로 진행함에 따라 기판(101)의 표면이 점차 평평하게 되기 때문에 여전히 조금씩 증가할 수 있으며, 이에 따라 산란 광을 감소시킨다. 시점(t2)에서, 표면 부분이 제거되고 전체 반사율은 감소되며, 이에 따라 종점 검출 신호를 감소시킨다. 곡선(B)의 경사는, 실질적인 물질 제거의 시작이 비패턴화 영역(106)에서 지연될 수 있기 때문에, 시점(t3)에서 종점 신호가 실질적으로 모든 금속 잔여물이 제거된 것으로 표시할 때까지 비교적 낮다. 이후에, 추가의 초과연마 시간이 개구(105, 104)에 형성된 금속 라인의 신뢰성있는 전기 절연을 보장하기 위해 추가될 수 있다.
이와 대조적으로, 곡선(A)은 표면 거칠기(211)에 의해 발생되는 기판(201)의 비교적 낮은 반사율 때문에 비교적 낮은 값에서 시작할 수 있다. 금속 층(207)의 광학적 외관(optical appearance)은 증착 이후에 흐리거나(hazy) 뿌옇게(milky) 될 수 있다. 연마 공정 동안에, 거칠기(211)는 감소되며, 여기서 물질 제거는 또한 복수로 위치하는 증가된 하향력(209) 때문에 비패턴화 영역(206)에서 발생한다. 따라서, 종점 검출 신호는 증가하며, 시점(t1) 및 (t2) 사이에서 최대에 도달할 수 있다. 이후에, 표면 부분의 제거는 종래 경우에 비교하여 상당히 큰 영역에서 발생하며, 이는 시점(t2) 및 (t3) 사이에 가파른 경사를 발생시킨다. 곡선(A)의 가파른 경사 때문에, 연마 공정의 종점은 더 신뢰성있게 평가될 수 있다. 게다가, 초과연마 시간 및 이에 따른 전체 연마 시간은 감소될 수 있다. 일반적으로, 대표적인 곡선(A 및 B)에서 도시되지 않았지만, 시간 간격(t1-t2)에서 곡선(A)의 신호/잡음 비는 곡선(A)의 증가된 가파름 때문에 개선되는 것을 더 주목해야 한다.
일 예시적 실시예에서, 평균 표면 거칠기(212)에 대한 종점 검출 신호의 상관을 표현하는 관계가 확립될 수 있다. 이를 위해, 제품 기판 및/또는 시험 기판 형태에서 복수의 기판(201)은 실질적으로 동일한 CMP 공정 파라메터로 처리될 수 있으며, 여기서 평균 표면 거칠기(212)는 가변하며 대응 종점 검출 신호에 관련될 수 있다. 평균 표면 거칠기는 전자 현미경에 의한, 원자 힘(atomic force) 현미경 등에 의한 기계의, 광의, 기계/광 거칠기 측정 기구에 의해 결정될 수 있다.
도 4는 종점 검출 신호의 경사와 평균 표면 거칠기(212) 사이의 관계에 대한 대표적인 예를 도시한다. 도면에서, 예를 들어 간격(t1,t2)인 적합한 간격 내의 하나 이상의 대표적인 점에서 종점 검출 신호의 경사 크기는 결정되며 평균 표면 거칠기(212)에 대해 도시된다. 이러한 관계로부터, 적합한 평균 표면 거칠기가 추출될 수 있으며, 이는 이후에 표면 거칠기(211)를 생성함에 있어서 목표값(target value)으로서 사용된다. 가령, 도 4에서, 최대값은 평균 표면 거칠기에 대한 목표값으로서 정의될 수 있다. 하지만, 임의의 다른 기준이 목표값을 얻는데 이용될 수 있다. 다른 실시예에서, 전체 연마 공정 시간, 즉 연마 공정의 시작에서 종점 검출 신호가 특정 최소값에 도달할 때까지의 시간은 평균 표면 거칠기에 관련될 수 있다. 이후에, 적합한 목표값이 이러한 관계에 기반하여 선택될 수 있다. 가령, 얻어진 관계가 최소값을 표시한다면, 이 최소 전체 연마 시간은 적합한 표면 거칠기를 나타낼 수 있다.
일부 실시예에서, 평균 표면 거칠기(212)는 앞서 설명된 도금 공정의 적어도 하나의 공정 파라메터를 제어함으로써 가변되거나 제어될 수 있다. 특정 실시예에서, 전해조에서 레벨러의 양은 조정될 수 있으며, 이에 따라 도 3 및 4를 참조하여 상기 설명된 바와같이 관계를 확립하기 위해 평균 표면 거칠기(212)를 가변시킨다. 일단 관계가 확립되면, 평균 표면 거칠기에 대한 목표값이 얻어지며, 레벨러 농도와 같은 적어도 하나의 공정 파라메터는 목표값에 따라 제어될 수 있다.
도 2c를 참조하면, 유전층의 적어도 비패턴화 영역상에 표면 거칠기를 형성하기 위한 추가의 예시적 실시예가 설명된다. 도 2a에 도시된 바와같이 장치(200)를 형성한 이후에, 도 2c의 장치(200)가 도 2b를 참조하여 설명된 것과 유사한 방식으로 형성될 수 있지만, 여기서 패턴(213)은 유전층(202)의 비패턴화 영역(206) 위에 형성된다. 일 실시예에서, 패턴(213)은 예를 들어, 추가의 리쏘그래피 및 식각 단계에 의해 장벽/시드 층(208)에 형성될 수 있다. 패턴(213)은 패턴(213)의 인접 요소들간에 전기적 접속을 제공하기 위한 방식으로 스크린 또는 그리드 모양으로 형성될 수 있다. 이런 방식으로, 전기도금 공정 중의 전류 분포는 단지 조금만 변경되며, 전체 전기도금 공정에 무시할만한 영향만을 미칠 수 있다. 다른 실시예에서, 패턴(213)은 단지 전형적으로 시드층으로서 동작하는 장벽/시드 층(208)의 최상위 서브층에 제공될 수 있다. 이 경우에, 초기 단계의 전기도금 공정에서 전류 분포는 실질적으로 영향받지않은 채로 남을 수 있다. 추가의 예에서, 패턴(213)은 본래 특단의 처리가 되지 않은(intact) 장벽/시드 층(208)상에 형성되는 추가의 레지스트 패턴으로서 제공될 수 있다.
패턴(213)이 형성된 이후에, 도금 공정이 수행되며, 여기서 표준 용액 레시피(recipe) 및 공정 레시피가 사용될 수 있다. 패턴(213) 때문에, 구리 증착이 하 부 패턴(213)에 따라 변형되며, 결과적으로 표면 거칠기(214)를 생성시킨다. 이후에, 기판(201)에 대한 추가 처리가 도 2b를 참조하여 설명된 바와같이 계속될 수 있다. CMP 공정 동안에, 물질 제거는 또한 비패턴화 유전층(202)을 포함하는 영역(206)에서 시작하며, 이에 따라 이전 설명된 실시예와 실질적으로 동일한 이점이 달성된다. 게다가, 평균 높이 및/또는 피치에 대한 적합한 표면 거칠기(214)의 형성에 관하여, 도 (3) 및 (4)를 참조하여 지적된 모든 기준이 도 2c를 참조하여 상술된 실시예에 적용될 수 있다.
상기 개시된 특정 실시예는 단지 예시적이며, 이는 본 발명이 다른 방식이지만, 본원의 교시의 이익을 갖는 본 기술분야의 당업자에게 자명한 등가 방식으로 변형 실시될 수 있기 때문이다. 예를 들어, 상기 제시된 공정 단계는 다른 순서로 수행될 수 있다. 더욱이, 본원에 도시된 설계 및 구성의 상세한 설명에 하기의 청구범위에 설명된 것과 다른 어떠한 제한도 의도되지 않는다. 따라서, 상기 개시된 특정 실시예가 변경 또는 변형될 수 있으며, 이들 모든 변화가 본 발명의 사상 및 범주내로 고려되는 것이 자명하다. 따라서, 본원에서 구하려는 보호는 하기 청구범위에 제시된 바와같다.
Claims (14)
- 내부에 패턴화 영역(210) 및 비패턴화 영역(206)이 형성된 유전층(202)을 포함하는 기판(201) 위에 금속을 증착하는 방법으로서,상기 기판을 전해조(electrolyte bath)에 노출시켜 상기 패턴화 영역(210)에 하부로부터 상부로 금속(207)을 비-컨포멀하게(non-conformally) 증착하는 단계와;상기 패턴화 영역(210) 및 상기 비패턴화 영역(206) 위에 금속의 량을 정량보다 과잉되게 과잉 금속층을 형성하는 단계와; 그리고상기 과잉 금속층의 표면 거칠기(surface roughness)와 화학적 기계적 연마 공정 특성 간에 얻어진 관계에 기초하여, 상기 과잉 금속층의 표면 거칠기를 조정하기 위해 상기 과잉 금속층의 형성 공정의 적어도 하나의 공정 파라메터를 제어하는 단계와; 그리고화학적 기계적 연마에 의해 상기 과잉 금속층을 제거하는 단계를 포함하는 것을 특징으로 하는 금속증착방법.
- 제 1항에 있어서, 상기 과잉 금속층은 상기 전해조 내에서 형성되며, 상기 적어도 하나의 공정 파라메터는 상기 전해조 내에서 형성되는 금속층의 표면 품질에 영향을 미치는 레벨러의 농도를 나타내는 것을 특징으로 하는 금속증착방법.
- 제 1항에 있어서, 상기 전해조는 전기도금(electroplating)을 위한 조(bath)인 것을 특징으로 하는 금속증착방법.
- 제 1항에 있어서, 상기 화학적 기계적 연마에 의해 상기 과잉 금속층을 제거하는 단계는 종점 검출 신호를 사용하는 단계를 포함하는 것을 특징으로 하는 금속증착방법.
- 제 4항에 있어서,상기 기판과 동일한 제 2 기판을 상기 전해조에 노출시켜 패턴화 영역 내에 하부로부터 상부로 금속을 비-컨포멀하게 증착하는 단계와;상기 제 2 기판의 상기 패턴화 영역 및 비패턴화 영역 위에 금속의 량을 정량보다 과잉되게 과잉 금속층을 형성하는 단계와; 그리고상기 종점 검출 신호에 기초하여, 상기 제 2 기판의 상기 과잉 금속층의 표면 거칠기를 조정하기 위해 상기 제 2 기판의 상기 과잉 금속층 형성 공정의 적어도 하나의 공정 파라메터를 제어하는 단계를 더 포함하는 것을 특징으로 하는 금속증착방법.
- 제 5항에 있어서, 상기 종점 검출 신호의 경사의 가파름은 상기 적어도 하나의 공정 파라메터를 제어하는데 사용되는 것을 특징으로 하는 금속증착방법.
- 제 1항에 있어서, 상기 금속은 구리를 포함하는 것을 특징으로 하는 금속증착방법.
- 반도체 장치의 금속층을 형성하는 방법에 있어서,그 위에 제 1 영역 및 제 2 영역을 갖는 유전층(202)이 형성된 기판(201)을 제공하는 단계와, 상기 제 1 영역은 금속으로 충전(filling)되는 비아 및 트렌치를 포함하며, 상기 제 2 영역은 금속으로 충전될 트렌치 및 비아가 없는 영역이며;상기 기판을 전해조에 노출시켜, 상기 제 1 영역이 상기 비아 및 트렌치를 충전하며 상기 제 1 및 제 2 영역 위에 금속의 량을 정량보다 과잉되게 과잉 금속층을 형성하는 단계와, 여기서 적어도 상기 제 2 영역의 표면 거칠기는 50 내지 400 nm의 범위가 되도록 조정되며; 그리고화학적 기계적 연마에 의해 상기 과잉 금속층을 제거하는 단계를 포함하며, 여기서 적어도 상기 제 2 영역 위의 상기 금속층의 상기 표면 거칠기는 상기 화학적 기계적 연마 공정 동안에 적어도 상기 제 2 영역 위의 상기 과잉 금속층의 제거를 촉진하는 것을 특징으로 하는 금속층 형성 방법.
- 제 8항에 있어서, 상기 기판의 상기 화학적 기계적 연마 동안에 종점 검출 신호를 발생하는 단계, 및 상기 종점 검출 신호에 기반하여 상기 화학적 기계적 연마를 정지하는 단계를 더 포함하는 것을 특징으로 하는 금속층 형성 방법.
- 제 8항에 있어서, 상기 표면 거칠기는 상기 기판을 상기 전해조에 노출하는 동안에 적어도 하나의 공정 파라메터를 제어함으로써 조정되는 것을 특징으로 하는 금속층 형성 방법.
- 제 10항에 있어서, 상기 적어도 하나의 공정 파라메터는 상기 전해조 내에서 형성되는 금속층의 표면 품질에 영향을 미치는 레벨러의 농도를 나타내는 것을 특징으로 하는 금속층 형성 방법.
- 제 9항에 있어서, 상기 표면 거칠기와 상기 종점 검출 신호간의 상관 관계를 확립하는 단계를 더 포함하는 것을 특징으로 하는 금속층 형성 방법.
- 제 12항에 있어서, 상기 기판과 동일한 제 2 기판을 상기 전해조에 노출시키는 단계를 더 포함하며, 여기서 상기 제 2 기판의 제 2 영역의 표면 거칠기는 상기 표면 거칠기와 상기 종점 검출 신호간의 상관 관계에 기반하여 조정되는 것을 특징으로 하는 금속층 형성 방법.
- 패턴화 영역(210) 및 비패턴화 영역(206)을 포함하는 유전체 위에 형성된 금속층(207)의 표면 거칠기를 결정하는 단계와;화학적 기계적 연마에 의해 상기 금속층(207)의 일부를 제거하여 상기 패턴화 및 비패턴화 영역의 유전체를 노출하는 단계와;상기 패턴화 및 비패턴화 영역을 완전히 제거하기 위한 연마 시간을 모니터링하는 단계와; 그리고상기 모니터링된 연마 시간을 상기 결정된 표면 거칠기와 관련시켜 연마 시간을 감소시키는 표면 거칠기를 결정하는 단계를 포함하는 것을 특징으로 하는 금속층의 표면 거칠기 결정 방법.
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