KR100256523B1 - 배선층의 형성방법 - Google Patents

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가네꼬 히사시
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Abstract

배선층을 형성하는 방법에서, 접속홀은 절연막을 관통하도록 형성된다. 장벽금속막은 표면 거칠기(surface roughness)를 갖기 위하여 적어도 접속홀의 내벽 및 주변부상에 형성된다. 다음에, 알루미늄을 함유하는 금속막은 장벽 금속막상에 증착되어 접속홀의 일부분을 채운다. 그리고나서, 알루미늄을 함유하는 금속이 접속홀로 흐르게되는 동안, 알루미늄을 함유하는 금속막은 알루미늄을 함유하는 금속으로 접속홀의 잔여 부분을 채우기 위하여 부가적으로 증착된다. 알루미늄을 함유하는 금속 입자들의 점착을 방지하는데 충분한 표면 거칠기를 갖기 위하여, 장벽금속 막은 실온 내지 150℃의 범위내의 온도 또는 10 내지 30mTorr의 압력하에서 금속막의 바로 밑에 층으로서 형성될 수 있다. 대안적으로, 장벽 금속막이 두 개의 막들로 이루어질때, 두 개의 막 각각은 실온 내지 150℃의 범위내의 온도로 형성될 수 있다. 따라서, 장벽 금속 막의 표면 거칠기는 10 내지 50nm의 범위내에 있게 된다. 결과적으로 접속홀은 알루미늄을 함유하는 금속으로 채워질 수 있다.

Description

배선층의 형성 방법
[발명의 분야]
본 발명은 반도체 장치의 제조에 적용되는 배선층을 형성하는 방법에 관한 것이며, 특히 큰 종횡비를 갖는 접촉홀 또는 바이어-홀(via-hole)이 알루미늄을 함유하는 금속으로 채워지는 배선층을 형성하는 방법에 관한 것이다.
[관련 기술의 설명]
반도체 회로가 고 집적화 되도록 제조됨에 따라 배선층의 폭은 얇아지고 있다. 또한, 접촉홀 또는 바이어-홀(이하부터, 일반적으로 접속홀이라 칭함)의 개구직경은 작게 만들어진다. 접속홀은 실리콘 기판 및 배선층사이에 또는 상부 배선층 및 하부 배선층 사이에 끼워진 층간 절연막에 형성된다. 따라서, 접속홀의 종횡비, 즉 접속홀의 깊이 대 접속홀의 개구 직경의 비율은 "1"을 초과한다.
일반적으로, 배선층을 형성하기 위해 스퍼터링 방법이 사용된다. 그러나, 스퍼터링 방법은 상술된 바와 같이, 높은 종횡비를 갖는 접속홀을 채우는데 충분한 스텝 커버리지를 성취할 수 없다. 배선층이 어떤 단계에서 파괴되는 문제가 존재하게 된다. 그러므로, 높은 종횡비를 갖는 접속홀을 채우는 방법으로서, 양호한 스텝 커버리지를 갖는 CVD-W 방법이 현재 스퍼터링 방법을 대신하여 종종 사용되고 있다. 그러나, CVD-W 방법은 종래 스퍼터링 방법과 비교하여 비용이 많이들고 많은 위치들에서 입자들의 점착(cohesion)을 유발하는 문제가 있다.
이 때문에, 이 스퍼터링 방법을 사용하여도 양호한 생산성을 갖고 스텝 커버리지가 향상되는 각종 방법들이 제안되어 있다. 이들 방법들에서, 알루미늄(Al) 스퍼터링 역류(reflow) 방법이 사용되는데, 이 방법에서, 실온 내지 약 150℃ 범위의 저온으로 Al을 스퍼터링한 후에, 웨이퍼를 진공 상태의 파괴없이 450 내지 500℃로 가열하여 접속홀을 스퍼터링된 Al로 채운다. 대안적으로, 고온 스퍼터링 방법이 사용되는데, 이 방법에서, 소망의 막 두께의 1/3 내지 1/2로 되도록 Al을 저온으로 스퍼터링한 후에, 웨이퍼를 400 내지 450℃로 가열하는 동안 잔여 막 두께에 대하여 Al를 스퍼터링하여, 접속홀이 스퍼터링된 Al로 채워지도록 한다.
그러나, 이들 방법들에 있어서, 접속홀의 상태는 충전 공정의 초기 스테이지에서 Al의 커버리지에 크게 좌우된다. 예를 들어, 도 3에 도시된 바와 같이, 초기 스테이지에서 Al막(2)의 커버리지가 접촉홀(1)의 종횡비가 1을 초과할 때 잘못 되기 때문에, 웨이퍼가 고온으로 가열될 때, Al막(2)이 접촉홀(1)의 측벽부상에서 파괴되는 문제가 있다. 또한, 기공(void)(3)이 접촉홀(1)에 형성되므로, Al로 충분히 채워지지 않은 접촉홀이 형성된다. 기공이 접속홀에 발생되는 문제를 방지할 수 있고 1을 초과하는 종횡비를 갖는 접속홀이 Al로 채워질 수 있는 어떤 방법들이 제안되어 있다.
이들 방법들중 제1 방법은 일본 공개 특허 공보(JP-A-평성 6-275555)에 기재된 Al 합금으로 충전하는 방법이다. 이 방법은 도 1a 내지 도 1c를 참조하여 서술될 것이다.
먼저, 도 1a에 도시된 바와 같이, 접속홀(6)이 절연막(5)에 형성된 후, 티타늄(이하부터, "Ti"라 함) 막(7) 및 티타늄 질화(이하부터, "TiN"이라 함)막(8)은 티타늄계 재료를 함유하는 적층 장벽 금속막(9)으로서 접속홀(6)에 증착된다. 다음에, 도 1b에 도시된 바와 같이, Ti막(10)은 콜리메이트 스퍼터링 방법에 의해 적층 장벽 금속 막(9)상에 증착된다. 다음에, 도 1c에 도시된 바와 같이, 접속홀(6)은 Al 역류 방법 또는 고온 스퍼터링 방법을 사용하여 진공 상태를 파괴함이 없이 동일한 진공 상태에서 Al 막(11)으로 채워진다. 이 방법에서, TiN 막(8)을 Al계 재료의 막(11)에 대한 하부층으로서 사용함으로써, Al이 지닌 습식 특성(wetproperty)을 개선한다. 따라서, 고온 공정에서 Al 입자들의 점착이 억제되는 효과가 있다.
상기 방법들중 제2 방법은 일본 공개 특허 공보(JP-A-평성 4-280425)에 기재된 배선층을 형성하는 방법이다. 이 방법은 도 2a 내지 도 2d를 참조하여 서술된다. 우선, 도 2a에 도시된 바와 같이, 접속홀(6)이 절연막(5)에 형성되어 확산층을 확장시킨후, Ti막(13)은 제1층 장벽 금속막으로서 접속홀(6)에 증착된다. 다음에, 도 2b에 도시된 바와 같이, TiON막(14)은 바이어스 스퍼터링 방법에 의해 제2 층 장벽 금속 막으로 Ti 막(13)상에 증착된다. 대안적으로, TiON 막(14)은 통상의 스퍼터링 방법에 의해 형성된 후, 레이저 어닐링(laser annealing)이 실행된다. 이 방식으로, Ti 결정 그레인상에 형성된 TiON 막(14)은 도 2d에 도시된 바와 같이, 큰 결정 그레인 크기 및 편평한 표면을 각각 갖는 TiON 결정 그레인(16)들로 이루어진다. 다음에, 도 2c에 도시된 바와 같이, 접속홀(6)의 상부는 고온 스퍼터링 방법을 사용하여 Al 막(17)으로 채워진다. 이 방법은 TiON 막(14)이 편평한 표면을 갖도록 장벽 금속으로서 형성되어 Al 막을 갖는 TiON 막의 습식 특성을 개선시키고 Al의 유동성을 개선시키는 효과를 갖는다.
이 방법들중 제3방법은 일본 공개 특허 공보(JP-A-평성 5-29251)에 서술되어 있다. 이 방법에서, 접속홀이 형성된 후에, TiW 또는 TiN 막이 형성된다. 접속홀이 고온에서 Al로 채워질 때, 이 충전은 접촉홀이 약 10Torr의 고압하에서 1MHz의 초음파로 진동하는 동안 실행된다. 이 방법은 Al의 유동성이 고압 및 초음파에 의해 개선되는 효과가 있다.
그러나, 상술된 종래 방법에서, 특히, 1을 초과하는 종횡비를 갖는 접속홀이 안정적으로 채워지도록 하기 위한 어떤 문제들이 존재한다.
제1방법에서, Ti 막을 Al계 재료 막에 대한 하부층으로서 형성하는 공정 및 접속홀을 Al로 채우는 공정은 진공상태를 파괴함이 없이 동일한 진공 상태에서 실행되어야만 한다. 그러므로, Ti를 스퍼터링하는 공정은 접속홀을 Al로 채우는 공정전에 부가되어야만 한다. 이 때문에, 스퍼터링 단계(처리량)에서 단위 시간당 처리된 웨이퍼의 수는 감소된다. 게다가, Ti 콜리메이트 스퍼터링 방법이 사용되기 때문에, 생산성이 감소되는 문제가 존재한다. 게다가, 콜리메이트 보드를 사용하면은 입자들의 발생을 초래한다. 또한, Al3Ti와 같은 합금이 고온에서 Ti 및 Al계 재료로부터 형성되기 때문에, 이 합금이 아일랜드(island)의 방식으로 존재할때 접촉/바이어 저항 및 배선 저항이 증가하는 문제가 있다.
제2방법에서, 1 또는 그보다 아래의 종횡비를 갖는 접속홀의 경우에서, Al막이 접속홀의 측벽상에서 충분한 커버리지를 갖고 장벽 금속이 매끄럽기 때문에, Al은 접속홀을 채우도록 흐를 수 있다. 그러나, 1 또는 그보다 큰 종횡비를 갖는 접속홀의 경우에, Al막이 고온으로 가열될 때 Al막이 접속홀의 측벽상에서 잘못된 커버리지를 갖고 장벽 금속의 표면이 매끄럽기 때문에, Al입자들은 점착되어 Al막이 측벽부의 스텝(step)상에서 파괴된다. 따라서, Al이 접속홀내로 흐르지 못하게 하여 기공들이 접속홀에 형성되는 문제가 있다.
제3방법에 있어서, 고압 및 초음파가 Al로 접속홀을 채우기 위해 사용되기 때문에, 종래 스퍼터링 장치와 다른 특수 장치가 필요하고 생산성이 낮게 되는 문제가 있다.
제1a도 내지 제1c도는 공정 순서로 배선층을 형성하는 종래 방법의 일예를 도시한 공정 흐름도.
제2a도 내지 제2d도는 배선층을 형성하는 또다른 종래 방법의 일예를 도시한 공정 흐름도.
제3도는 배선층을 형성하는 종래 방법의 경우에서 결함의 일예를 도시한 도면.
제4a도 내지 제4e도는 본 발명의 일 실시예를 따른 배선층을 형성하는 방법에서의 공정을 도시한 공정 흐름도.
제5도는 원자력 현미경(AFM)을 사용하여 상술된 실시예의 조건하에서 형성된 TiN막의 표면 거칠기의 측정 결과를 도시한 도면.
제6도는 원자력 현미경을 사용하여 종래 방법에 의해 형성된 TiN 막의 표면 거칠기의 측정 결과를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 접촉홀 5 : 절연막
6, 22 : 접속홀 9 : 금속막
20 : 기판 21 : 절연막
[발명의 요약]
본 발명은 상기 문제를 해결하고자 하는 것이고 본 발명의 목적은 접속홀이 1을 초과하는 종횡비를 갖을지라도, 양호한 생산성을 갖으면서 접속홀이 Al계 재료로 안정적으로 채워질 수 있는 배선층을 형성하는 방법을 제공하는 것이다.
본 발명의 양상을 성취하기 위하여, 배선층을 형성하는 방법은: 절연막을 관통하도록 접속홀을 형성하는 단계와, 알루미늄을 함유하는 금속 입자들의 점착을 방지하기에 충분한 표면 거칠기를 갖도록 적어도 접속홀의 내벽 및 주변부상에 장벽 금속막을 형성하는 단계와, 장벽 금속 막상에 알루미늄을 함유하는 금속 막의 제1 증착을 실행하여, 접속홀의 일부분을 채우는 단계와, 알루미늄을 함유하는 증착된 금속을 접속홀내로 흐르게하는 단계와, 알루미늄을 함유하는 금속막의 제2 증착을 실행하여, 접속홀의 잔여 부분을 알루미늄을 함유하는 금속으로 채우는 단계를 포함한다.
장벽 금속막이 제1 막 및 이 제1 막 상의 제2 막으로 이루어질 때, 제2 막은 실온 내지 150℃ 범위의 온도에서 금속 막의 바로 밑에 놓이는 층으로서 형성된다. 이 제2 금속막은 10 내지 30mTorr 범위의 압력하에서 형성될 수 있다. 대안적으로, 제1 막 및 제2 막 각각은 실온 내지 150℃ 범위의 온도에서 형성될 수 있다. 따라서, 장벽 금속 막의 표면 거칠기는 10 내지 50nm의 범위에 있다.
알루미늄을 함유하는 증착된 금속의 흐름 단계 및 제2 증착을 실행하는 단계는 동시에 실행될 수 있다. 이 경우에, 접속홀의 일부분은 알루미늄을 함유하는 금속 막의 소망 두께의 1/3 내지 1/2이 된다. 접속홀의 잔여 부분은 상기 흐름 단계를 실행하면서 제1 증착을 실행하는 단계의 스퍼터링 비율의 1/10 스퍼터링 비율로 채워진다.
본 발명의 또다른 양상을 성취하기 위하여, 배선층을 형성하는 방법은 : 절연막을 관통하도록 접속홀을 형성하는 단계와, 10 내지 50nm의 표면 거칠기를 갖도록 적어도 접속홀의 내벽 및 주변부상에 상에 장벽 금속막을 형성하는 단계와, 이 장벽 금속 막상에 알루미늄을 함유하는 금속막의 제1 증착을 실행하여, 접속홀의 일부분을 채우는 단계와, 알루미늄을 함유하는 증착된 금속을 접속홀내로 흐르게 하는 단계와, 알루미늄을 함유하는 금속막의 제2증착을 실행하여, 접속홀의 잔여 부분을 알루미늄을 함유하는 금속으로 채우는 단계를 포함한다.
본 발명의 또다른 특성을 성취하기 위하여, 배선층을 형성하는 방법은 : 절연 막을 관통하도록 1을 초과하는 종횡비를 갖는 접속홀을 형성하는 단계와, 알루미늄을 함유하는 금속 입자들의 점착을 방지하기에 충분한 표면 거칠기를 갖도록, 스퍼터링 방법에 의해 적어도 접속홀의 내벽 및 주변부상에 장벽 금속막을 형성하는 단계와, 스퍼터링 방법에 의해 장벽 금속막 상에 알루미늄을 함유하는 금속막의 제1 증착을 실행하여, 접속홀의 일부분을 채우는 단계와, 400 내지 450℃의 온도에서 알루미늄을 함유하는 증착된 금속을 접속홀로 흐르게 하는 단계와, 스퍼터링 방법에 의해 알루미늄을 함유하는 금속막의 제2 증착을 실행하여, 접속홀의 잔여 부분을 알루미늄을 함유하는 금속으로 채우는 단계를 포함한다.
[바람직한 실시예들의 설명]
본 발명에 따른 배선 형성 방법은 첨부한 도면을 참조하여 후술될 것이다.
도 4a 내지 도 4e는 본 발명의 제1실시예에 따른 배선층을 형성하는 방법을 도시한다. 이 실시예에서 배선층을 형성하는 방법은 TiN 막의 표면 거칠기가 증가하도록 Al계 재료 막의 하부막으로서 TiN/Ti의 장벽 금속막을 형성하는 공정에서, TiN의 스퍼터링이 저온으로 실행되는 일예이다.
먼저, 도 4a에 도시된 바와 같이, 주 콤포넌트로서 실리콘 산화물 막(SiO2)으로 이루어진 절연막(21),은 Si 기판(20)상에 형성되는데, 이 Si 기판의 표면상에 확산층(19)이 형성된다. 절연막(21)은 공지된 방법에 의해 패턴닝되어 "1.5"의 종횡비를 갖는 접촉홀(22)(접속홀)을 형성한다.
다음에, 도 4b에 도시된 바와 같이, 60nm의 막 두께를 갖는 Ti 막(23) 및 100nm의 막 두께를 갖는 TiN막(24)은 스퍼터링 방법 및 반응 스퍼터링 방법에 의해 순차적으로 증착되어 접촉층 및 Al 확산층 각각으로서 기능한다. TiN 막(24)이 반응 스퍼터링 방법에 의해 형성된 경우에, 스퍼터링 온도는 실온 내지 150℃ 범위의 저온 조건으로 설정된다. 원자력 현미경(AFM)을 사용하여, 이 조건으로 형성된 TiN 막(24)의 표면 거칠기의 측정 결과는 도 5에 도시되어 있다. 비교 예로서, AFM을 사용하여 종래 방법(스퍼터링 온도가 350℃)에 의해 형성된 TiN 막의 표면 거칠기의 측정 결과는 도 6에 도시된다. 도 5를 참조하면, 이 실시예에 따라 저온으로 형성된 TiN 막의 표면 거칠기가 표면에 형성된 많은 돌출부와 오목부를 갖는다는 것을 알 수 있다. 불균일도(unevenness)는 10nm 내지 50nm의 범위로 되는 것이 바람직하다. 측정결과에서, 이 불균일도는 약 15nm 높이이다. 한편, 제6도를 참조하면, 종래 방법으로 형성된 TiN 막의 표면상에서 약 3nm의 표면 불균일도만이 존재한다. 종래 방법은 본 발명과 비교하여 매우 매끄러운 것을 알 수 있을 것이다. 게다가, 그레인들은 둥글고 도 5와 달리 돌출 부분들 및 오목 부분들이 존재하지 않는다. 이 방식으로, 본 실시예를 따른 저온으로 형성된 TiN 막(24)의 표면 거칠기가 크다는 사실을 확인할 수 있다.
Ti 막(23) 및 TiN 막(24)으로 이루어진 적층 장벽 금속막(25)이 상술된 방법에 의해 형성된 후에, 웨이퍼가 일단 대기(atmosphere)에 배치된 다음에 Al로 접속홀을 채우는 공정이 실행된다. 도 4c에 도시된 바와 같이, AlSiCu 막(26)과 같은 Al 합금 막은 스퍼터링 방법을 사용하여 실온 내지 150℃ 범위의 저온으로 배선층으로서 형성되어 200 내지 300nm의 두께를 갖는다. 이 경우에, AlSiCu 막(26)의 막 두께는 최종 막 두께의 약 1/3 내지 1/2이 되도록 설정된다.
그 후에, 웨이퍼는 진공 상태를 파괴함이 없이 동일한 진공 상태에서 또다른 스퍼터링실로 이송된다. 이 웨이퍼는 기판 온도가 400 내지 450℃가 되도록 가열되는 스테이지에 놓여진다. 도 4d에 도시된 바와 같이, AlSiCu 막(26)은 접촉홀(22)에서 흐르게 되도록 된다. 또한, 잔여 부분의 막 두께에 대해 스퍼터링 방법에 의해 새로운 AlSiCu 막(26)이 증착된다. 이 경우에, 스퍼터링 비율은 상술된 정상적인 비율의 약 1/10의 비율로 되고, 접촉홀(22)이 AlSiCu로 충분히 채워지면서, AlSiCu 막(27)이 형성된다. AlSiCu 막(26)의 흐름 공정 및 AlSiCu를 스퍼터링하는 공정은 동시에 실행되거나 후자가 전자 이후에 실행될 수 있다. 스퍼터링이 완료될 때, AlSiCu 막(27)으로 채워진 접촉홀(22)은 도 4e에 도시된 바와 같이 형성된다.
이 방식으로, 제1 실시예에서, 하부층으로서의 장벽 금속의 표면층의 거칠기는 배선층으로서 Al계 합금 막에 비해 증가한다. 예를 들어, Ti 및 TiN의 적층막이 장벽 금속으로서 사용될 때, 상부층 측면상의 TiN막은 표면 거칠기를 증가시키는데 필요로된다. TiN 막의 표면 거칠기를 증가시킴으로써, 스퍼터링된 Al 입자들은 양호한 습식 특성을 가진채 TiN 막 상에 점착된다. 여기서, 양호한 습식 특성은 스퍼터링된 Al 입자들 사이에서 접촉 각도(contact angle)가 작다는 것을 의미한다. 이 방식으로 점착된 Al 입자들이 고온으로 가열된다면, TiN 막상의 Al 입자들의 점착력은 TiN 막의 표면 거칠기가 크기 때문에 억제된다. 이 때문에, 접속홀의 측벽상에 점착된 Al 입자들의 얇은 막이 Al 입자들의 점착없이 연속적인 막으로서 제공되기 때문에, 접속홀(22)은 표면 확산을 통해서 Al로 채워질 수 있다. 또한, TiN 막의 표면 거칠기의 증가는 TiN의 스퍼터링 공정동안 성취된다. 그러므로, Al로 접속홀을 채우는 다음 공정에서 부가적인 공정이 필요치 않다.
제1실시예를 따른 배선층을 형성하는 방법을 따르면, TiN 막(24)이 저온으로 형성되기 때문에, TiN 막(24)의 표면 거칠기가 크게되도록 결정 그레인이 성장하는 것은 어렵다. 그러므로, 스퍼터링된 Al 입자들은 TiN 막(24)상에 점착되도록 양호한 습식 특성을 갖는다. 그 후에, 웨이퍼가 고온으로 가열되는 경우에, TiN 막(24)상의 Al 입자들의 점착력은 TiN 막(24)의 표면 거칠기가 크기 때문에 억제된다. 그러므로, Al 입자들이 어떤 점착력없이 접촉홀(22)의 측벽상에 연속적인 막을 형성하도록 존재하기 때문에, 접촉홀(22)이 큰 종횡비를 갖을지라도, AlSiCu 막(26)은 접촉홀(22)의 내부를 충분히 채울 수 있다. 따라서, 배선층은 어떤 기공도 없이 고 신뢰도로 형성될 수 있다.
또한, TiN 막(24)의 표면 거칠기를 크게하기 위해, TiN의 스퍼터링 온도는 종래 방법 보다 낮은 온도로 설정되도록 하는데 충분하게 된다. 그러므로, Al로 접속홀을 채우는 다음 공정에 부가적인 공정을 부가할 필요가 없으며 특수 설비가 필요치 않게 된다. 고 생산성을 성취할 수 있다.
다음에, 본 발명의 제2 실시예를 따른 배선층을 형성하는 방법이 설명될 것이다. 제2 실시예에서 배선층을 형성하는 방법은 제1 실시예의 방법과 거의 동일하지만, 단지 TiN 막의 표면 거칠기가 증가한다는 측면에서 제1 실시예와 다르다. 그러므로, 표면 거칠기의 증가에 대해서만 서술하고 공통 공정의 설명은 생략한다.
제2 실시예에서 TiN 막의 표면 거칠기의 증가는 고압으로 TiN을 스퍼터링함으로써 성취된다. 일반적으로, TiN의 스퍼터링은 약 2 내지 3mTorr의 압력에서 실행된다. 그러나, 제2 실시예의 경우에, TiN/Ti계의 장벽 금속을 형성하기 위한 TiN의 스퍼터링은 10mTorr 내지 30mTorr의 압력에서 실행된다. 스퍼터링이 10mTorr 내지 30mTorr의 압력에서 실행된다면, 실(chamber)내에 존재하는 Ar(아르곤) 또는 질소 가스는 TiN 결정 그레인의 성장을 방지한다. 따라서, 그레인 크기는 작고 큰 표면 불균일도를 갖는 TiN 막은 도 5에 도시된 예와 같이 형성된다.
다음에, 본 발명의 제 3 실시예를 따른 배선층을 형성하는 방법이 설명될 것이다. 제3 실시예에서 배선층을 형성하는 방법은 제1 실시예의 방법과 거의 동일하며, 단지 TiN 막의 표면 거칠기가 증가한다는 점에서 제1 실시예의 방법과 다르다. 그러므로, 단지 표면 거칠기의 증가만이 서술되고 공통 공정의 설명은 생략될 것이다.
제3 실시예에서 TiN 막 표면 거칠기의 증가 공정에 있어서, TiN 스퍼터링 및 Ti 스퍼터링 둘다는 저온에서 실행된다. TiN/Ti의 TiN만이 제1 실시예에서 저온으로 스퍼터링되지만, 제3 실시예에서, TiN 및 Ti 둘다는 실온 내지 150℃의 저온으로 스퍼터링된다. 특히, 60nm의 막 두께를 갖는 Ti 막은 실온 내지 150℃의 저온으로 스퍼터링함으로써 형성된다. Ti 결정 그레인이 저온으로 형성된 Ti 막에서 크게되기 어렵기 때문에, 표면 거칠기는 증가한다. 특히, 이 표면 거칠기의 증가는 접촉홀의 개방부 및 측벽부에서 두드러진다.
다음에, 50 내지 100nm의 두께를 갖는 TiN 막은 실온 내지 150℃의 저온에서의 스퍼터링 방법에 의해 동일한 방법으로 형성된다. 제1 실시예에서 서술된 바와 같이, TiN 막 자체의 표면 거칠기는 저온으로 스퍼터링함으로써 증가한다. 그러나, 제3 실시예의 경우에, TiN 막의 하부층으로서 Ti 막의 표면 거칠기가 증가하기 때문에, TiN 막의 표면 거칠기가 독립적으로 크게되는 경우와 비교하여, TiN막의 표면 거칠기는 하부층의 Ti 막의 표면 거칠기를 반영하면서 더욱 크게된다. 특히, 접촉홀의 측벽부상에서 거칠기가 증가가 증가하기 때문에, 웨이퍼가 가열될 때, Al에 대한 점착력 억제효과는 크게된다.
이 방식으로, 제2 및 제3 실시예 둘다에서, TiN 막의 표면 거칠기는 스퍼터링시 압력 및 온도만을 제어함으로써 증가될 수 있다. 따라서, 큰 종횡비를 갖는 접촉홀이 Al로 충분히 채워질 수 있으므로 제1 실시예와 동일한 효과를 얻을 수 있고 또한 높은 생산성을 제공할 수 있다.
본 발명의 기술적 범주는 상기 실시예에 국한되지 않는다. 본 발명의 영역으로부터 벗어남이 없이 각종 수정이 적용될 수 있다. 예를 들어, 상기 실시예에서 Al로 접속홀을 채우는 공정에서 Al의 고온 스퍼터링 방법이 사용된다. 이 경우에, 비록 Al 역류 방법이 사용될지라도 동일한 효과를 얻을 수 있다. 또한, AlSiCu 은 장벽막에 대한 Al 합금으로서 사용된다. 그러나, AlCu, 그외 다른 Al 합금 또는 Al을 함유한 금속이 사용될 지라도 동일한 효과를 얻을 수 있다. 게다가, 접속홀이 접촉홀인 예는 상기 실시예에서 서술되었다. 그러나, 본 발명은 상부 배선층 및 하부 배선층 배선 사이에 제공된 바이어구멍에 적용될 수 있다.
상술된 바와 같이, 본 발명의 배선층을 형성하는 방법에 따르면, 장벽 금속 표면층 부분의 표면 거칠기는 Al의 스퍼터링된 입자들이 양호한 습식 특성을 갖은 채 장벽 금속으로 점착되도록 크게 이루어진다. 그 후에, 고온으로 가열될지라도, 장벽 금속상의 Al 입자들의 점착력은 제한된다. 그러므로, Al이 점착함이 없이 연속적인 막을 형성하도록 접속홀의 측벽상에 존재하기 때문에, 큰 종횡비를 갖는 접속홀은 표면 확산을 통해서 Al로 충분히 채워질 수 있다. 따라서, 기공이 없는 배선층등은 고 신뢰성으로 형성될 수 있다. 또한, 장벽 금속의 표면 거칠기의 증가공정이 스퍼터링 공정에서 채택되기 때문에, 차후의 Al 충전 공정에서 어떤 부가적인 공정이 필요치 않고 특수 장치가 또한 필요치 한다. 그러므로, 높은 생산성이 얻어질 수 있다.

Claims (21)

  1. 배선층을 형성하는 방법에 있어서, 절연막을 관통하도록 접속홀을 형성하는 단계와, 알루미늄을 함유하는 금속 입자들의 점착을 방지하는데 충분한 표면 거칠기를 갖도록, 적어도 상기 접속홀의 내벽 및 주변부상에 장벽 금속막을 형성하는 단계와, 상기 장벽 금속막상에 알루미늄을 함유하는 상기 금속막의 제1증착을 실행하여 상기 접속홀의 일부분을 채우는 단계와, 알루미늄을 함유하는 상기 증착된 금속을 상기 접속홀내로 흐르게 하는 단계와, 알루미늄을 함유하는 상기 금속막의 제2증착을 실행하여, 알루미늄을 함유하는 상기 금속으로 상기 접속홀의 잔여 부분을 채우는 단계를 포함하는 배선층의 형성 방법.
  2. 제1항에 있어서, 장벽 금속막은 제1 막 및 상기 제1 막상의 제2 막으로 이루어지며, 장벽 금속막을 형성하는 상기 단계는 실온 내지 150℃범위의 온도에서 상기 제2 막을 형성하는 단계를 포함하는 배선층의 형성 방법.
  3. 제1항에 있어서, 장벽 금속막은 제1 막 및 상기 제1막상의 제2막으로 이루어지며, 장벽 금속막을 형성하는 상기 단계는 10 내지 30mTorr 범위의 압력하에서 상기 제2 막을 형성하는 단계를 포함하는 배선층의 형성 방법.
  4. 제1항에 있어서, 장벽 금속막은 제1막 및 상기 제1 막상의 제2 막으로 이루어지며, 장벽 금속막을 형성하는 상기 단계는 실온 내지 150℃ 범위의 온도에서 상기 제1 및 제2 막들 각각을 형성하는 단계를 포함하는 배선층의 형성 방법.
  5. 제1항에 있어서, 상기 장벽 금속막의 상기 표면 거칠기는 10 내지 50nm의 범위내인 배선층의 형성 방법.
  6. 제1항에 있어서, 알루미늄을 함유하는 상기 증착된 금속을 흐르게하는 상기 단계 및 제2 증착을 실행하는 상기 단계는 동시에 실행되는 배선층의 형성방법.
  7. 제1항에 있어서, 제1 증착을 실행하는 상기 단계 및 제2 증착을 실행하는 상기 단계는 스퍼터링 방법에 의해 실행되는 배선층의 형성 방법.
  8. 제1항에 있어서, 상기 접속홀의 상기 부분은 알루미늄을 함유하는 상기 금속의 상기 막의 소망의 두께의 1/3 내지 1/2인 배선층의 형성 방법.
  9. 제8항에 있어서, 상기 제2증착을 실행하는 상기 단계는 상기 흐름단계를 실행하면서 제1 증착을 실행하는 상기 단계의 스퍼터링 비율의 1/10의 스퍼터링 비율로 실행되는 배선층의 형성 방법.
  10. 배선층을 형성하는 방법에 있어서, 절연막을 관통하도록 접속홀을 형성하는 단계와, 10 내지 50nm의 표면 거칠기를 갖도록 적어도 상기 접속홀의 내벽 및 주변부상에 장벽 금속막을 형성하는 단계와, 상기 장벽 금속막상에 알루미늄을 함유하는 금속막의 제1 증착을 실행하여, 상기 접속홀의 일부분을 채우는 단계와, 알루미늄을 함유하는 상기 증착된 금속을 상기 접속홀로 흐르게하는 단계와, 알루미늄을 함유하는 상기 금속막의 제2 증착을 실행하여, 알루미늄을 함유하는 상기 금속으로 상기 접속홀의 잔여 부분을 채우는 단계를 포함하는 배선층의 형성 방법.
  11. 제10항에 있어서, 장벽 금속막은 제1 막 및 상기 제1 막상의 제2 막으로 이루어지며, 장벽 금속막을 형성하는 상기 단계는 실온 내지 150℃범위의 온도에서 상기 제2 막을 형성하는 단계를 포함하는 배선층의 형성 방법.
  12. 제10항에 있어서, 장벽 금속막은 제1 막 및 상기 제1 막상의 제2 막으로 이루어지며, 장벽 금속막을 형성하는 상기 단계는 10 내지 30mTorr 범위의 압력하에서 상기 제2 막을 형성하는 단계를 포함하는 배선층의 형성 방법.
  13. 제10항에 있어서, 장벽 금속막은 제1 막 및 상기 제1 막상의 제2 막으로 이루어지며, 장벽 금속막을 형성하는 상기 단계는 실온 내지 150℃의 범위의 온도에서 상기 제1 및 제2 막들 각각을 형성하는 단계를 포함하는 배선층의 형성 방법.
  14. 제10항에 있어서, 알루미늄을 함유하는 상기 증착된 금속을 흐르게하는 상기 단계 및 제2 증착을 실행하는 상기 단계는 동시에 실행되는 배선층의 형성방법.
  15. 제10항에 있어서, 상기 접속홀의 상기 부분은 알루미늄을 함유하는 상기 금속의 상기 막의 소망 두께의 1/3 내지 1/2인 배선층의 형성 방법.
  16. 제15항에 있어서, 제2 증착을 실행하는 상기 단계는 상기 흐름 단계를 실행하면서 제1 증착을 실행하는 상기 단계에서 스퍼터링 비율의 1/10의 스퍼터링 비율로 실행되는 배선층의 형성 방법.
  17. 배선층을 형성하는 방법에 있어서, 절연막을 관통하도록 1을 초과하는 종횡비를 갖는 접속홀을 형성하는 단계와, 알루미늄을 함유하는 금속의 입자들의 점착을 방지하는데 충분한 표면 거칠기를 갖도록 스퍼터링 방법에 의해 적어도 상기 접속홀의 내벽 및 주변부상에 장벽 금속막을 형성하는 단계와, 스퍼터링 방법에 의해 상기 장벽 금속막상에 알루미늄을 함유하는 상기 금속막의 제1 증착을 실행하여, 상기 접속홀의 일부분을 채우는 단계와, 400 내지 450℃의 온도에서 상기 접속홀로 알루미늄을 함유하는 상기 증착된 금속을 흐르게 하는 단계 및, 스퍼터링 방법에 의해 알루미늄을 함유하는 상기 금속막의 제2 증착을 실행하여, 알루미늄을 함유하는 상기 금속으로 상기 접속홀의 잔여 부분을 채우는 단계를 포함하는 배선층의 형성 방법.
  18. 제17항에 있어서, 알루미늄을 함유하는 상기 증착된 금속을 흐르게하는 상기 단계 및 제2증착을 실행하는 상기 단계는 동시에 실행되는 배선층의 형성방법.
  19. 제17항에 있어서, 장벽 금속막은 제1 막 및 상기 제1 막상의 제2 막으로 이루어지며, 장벽 금속막을 형성하는 상기 단계는 실온 내지 150℃범위의 온도에서 상기 제2 막을 형성하는 단계를 포함하는 배선층의 형성 방법.
  20. 제17항에 있어서, 장벽 금속막은 제1막 및 상기 제1 막상의 제2 막으로 이루어지며, 장벽 금속막을 형성하는 상기 단계는 10 내지 30mTorr 범위의 압력하에서 상기 제2막을 형성하는 단계를 포함하는 배선층의 형성 방법.
  21. 제17항에 있어서, 장벽 금속막은 제1 막 및 상기 제1 막상의 제2 막으로 이루어지며, 장벽 금속막을 형성하는 상기 단계는 실온 내지 150℃의 범위의 온도에서 상기 제1 및 제2 막들 각각을 형성하는 단계를 포함하는 배선층의 형성 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101136139B1 (ko) 2003-04-28 2012-04-20 글로벌파운드리즈 인크. 후속 cmp 공정의 공정 균일성 개선을 위한 패턴화된유전층에 대한 구리 전기도금 방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3050161B2 (ja) * 1997-04-18 2000-06-12 日本電気株式会社 半導体装置及びその製造方法
US6107195A (en) * 1997-06-18 2000-08-22 Tokyo Electron Limited Method for depositing a low-resistivity titanium-oxynitride (TiON) film that provides for good texture of a subsequently deposited conductor layer
US6319822B1 (en) * 1998-10-01 2001-11-20 Taiwan Semiconductor Manufacturing Company Process for forming an integrated contact or via
US6444575B1 (en) * 2001-07-30 2002-09-03 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming a bitline contact via within a memory cell structure
KR20120049477A (ko) * 2010-11-09 2012-05-17 에스케이하이닉스 주식회사 반도체 소자의 금속배선 형성방법
JP6068918B2 (ja) * 2012-10-15 2017-01-25 住友電気工業株式会社 半導体装置およびその製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5290731A (en) * 1991-03-07 1994-03-01 Sony Corporation Aluminum metallization method
US5371042A (en) * 1992-06-16 1994-12-06 Applied Materials, Inc. Method of filling contacts in semiconductor devices

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960001601B1 (ko) * 1992-01-23 1996-02-02 삼성전자주식회사 반도체 장치의 접촉구 매몰방법 및 구조
JP2718842B2 (ja) * 1991-07-17 1998-02-25 シャープ株式会社 半導体集積回路用配線金属膜の製造方法
JPH05144951A (ja) * 1991-09-27 1993-06-11 Sony Corp 配線形成方法
JPH06132248A (ja) * 1992-10-21 1994-05-13 Sony Corp 金属薄膜の成膜方法及びスパッタ装置
JPH06275555A (ja) * 1993-03-23 1994-09-30 Kawasaki Steel Corp 半導体装置の製造方法
JP2928057B2 (ja) * 1993-07-01 1999-07-28 日本電気株式会社 半導体装置の製造方法
US5356836A (en) * 1993-08-19 1994-10-18 Industrial Technology Research Institute Aluminum plug process
JPH08172130A (ja) * 1994-12-16 1996-07-02 Sony Corp 半導体装置の配線構造及びその形成方法
US5962923A (en) * 1995-08-07 1999-10-05 Applied Materials, Inc. Semiconductor device having a low thermal budget metal filling and planarization of contacts, vias and trenches

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5290731A (en) * 1991-03-07 1994-03-01 Sony Corporation Aluminum metallization method
US5371042A (en) * 1992-06-16 1994-12-06 Applied Materials, Inc. Method of filling contacts in semiconductor devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101136139B1 (ko) 2003-04-28 2012-04-20 글로벌파운드리즈 인크. 후속 cmp 공정의 공정 균일성 개선을 위한 패턴화된유전층에 대한 구리 전기도금 방법

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Publication number Publication date
JPH09223736A (ja) 1997-08-26
US5985754A (en) 1999-11-16
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EP0790646A2 (en) 1997-08-20
JP2891161B2 (ja) 1999-05-17
EP0790646A3 (en) 1998-06-03

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