KR100761360B1 - 플래쉬 메모리 소자의 메탈 배선 제조 방법 - Google Patents

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Abstract

본 발명은 공정 스텝을 감소시키면서 조사를 통한 정확한 피드백을 진행하는데 적합한 플래쉬 메모리 소자의 메탈 배선 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 플래쉬 메모리 소자의 메탈 배선 제조 방법은 소정 공정이 진행된 하부 레이어 상부에 콘택홀을 가지는 층간절연막 패턴을 형성하는 단계; 상기 콘택홀을 가지는 층간절연막 패턴의 표면을 따라 베리어 메탈을 형성하는 단계; 상기 콘택홀을 매립하는 두께의 콘택용 도전층을 형성하는 단계; 평탄화 공정을 실시하여 상기 콘택용 도전층 형성시 발생한 상기 콘택용 도전층의 표면 거칠기를 제거하는 단계; 및 상기 콘택용 도전층 및 베리어 메탈을 차례로 식각하여 메탈 배선과 메탈 콘택을 동시에 형성하는 단계를 포함하며 이에 따라 본 발명은 낸드 플래쉬 소자의 메탈 배선 제조 공정에 있어서, 제1메탈콘택 형성 전 베리어 메탈과 제1메탈콘택용 텅스텐막 증착의 두 공정을 스킵할 수 있으므로 TAT(Turn Around Time)을 줄일 수 있는 효과가 있다.
메탈배선, TAT, 화학적·기계적 연마(CMP), 조사(Inspection)

Description

플래쉬 메모리 소자의 메탈 배선 제조 방법{METHOD FOR FABRICATING METAL LINE IN FLASH MEMORY DEVICE}
도 1a 내지 도 1e는 종래 기술에 따른 플래쉬 메모리 소자의 메탈 배선 제조 방법을 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 플래쉬 메모리 소자의 메탈 배선 제조 방법을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 하부 레이어 32 : 층간절연막
33 : 콘택홀 34 : Ti막
35 : TiN막 36 : 베리어 메탈
37 : 배선용 물질막 37a : 메탈 배선
본 발명은 반도체 제조 기술에 관한 것으로, 특히 플래쉬 메모리 소자의 메탈 배선 형성 방법에 관한 것이다.
종래의 플래쉬 디바이스의 게이트 공정에서는 제1메탈배선(Metal Line 1)을 형성하기 위해, 메탈 콘택홀을 형성하고, 메탈 콘택홀을 포함하는 구조물을 포함하는 전면에 메탈 콘택용 텅스텐막을 증착하고, 화학적·기계적 연마(Chemical Mechanical Polishing; CMP)하여 제1메탈콘택을 형성한다. 그리고 나서, 그 상부에 메탈배선용 텅스텐막을 증착한 후, 이를 선택적으로 패터닝하여 제1메탈배선을 형성한다.
도 1a 내지 도 1e는 종래 기술에 따른 플래쉬 메모리 소자의 메탈 배선 제조 방법을 도시한 단면도이다.
도 1a에 도시된 바와 같이, 플래쉬 메모리 소자를 구현하기 위한 소정 공정이 진행된 하부 레이어(11) 상부에 층간절연막(12)을 증착한다. 그리고 나서, 층간절연막(12)을 선택적으로 식각하여 제1메탈콘택이 형성될 영역을 제공하는 메탈 콘택홀(13)을 형성한다.
도 1b에 도시된 바와 같이, 메탈 콘택홀(13) 및 층간절연막(12)의 표면을 따라 제1베리어 메탈(Barrier Metal, 16)을 형성한다. 제1베리어 메탈(16)은 Ti막(14)과 TiN막(15)가 차례로 적층된 구조를 가진다.
도 1c에 도시된 바와 같이, 제1베리어 메탈(16)이 형성된 층간절연막(12)의 전면에 적어도 메탈 콘택홀(13)을 매립하는 두께의 메탈콘택용 텅스텐막(17)을 증착한다.
도 1d에 도시된 바와 같이, 화학적·기계적 연마를 실시하여 메탈콘택용 텅스텐막(17)을 평탄화하여 메탈 콘택홀에 매립되는 제1메탈콘택(17a)을 형성한다.
이어서, 제1메탈콘택(17a)이 형성된 층간절연막(12)의 전면에 제2베리어 메탈을 형성한다. 제2베리어 메탈(20)은 Ti막(18)과 TiN막(19)이 차례로 적층된 구조를 가진다. 그리고 나서, 제2베리어 메탈(20) 상에 제1메탈배선용 텅스텐막(21)을 증착한다.
도 1e에 도시된 바와 같이, 제1메탈배선용 텅스텐막(21)을 선택적으로 패터닝하여 제1메탈배선(21)을 형성한다.
그러나, 상술한 종래 기술은 베리어 메탈 증착 공정이 제1메탈콘택 형성 전과 제1메탈배선 형성 전, 두 단계로 나누어져 있으므로 소자 제조시 TAT(Turn Around Time)가 증가하는 문제가 있다.
또한, 드레인 콘택의 최종 높이가 제1메탈콘택의 CMP 공정 후에 완성되기 때문에 공정 이상 발생시 피드백(Feed back)이 어려운 단점이 있다.
또한, 제1메탈배선용 텅스텐막 증착시 발생하는 표면 거칠기(도 1e의 'A' 참조)가 제1메탈배선 식각후 조사(Inspection) 단계에서 노이즈로 작용하는 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 공정 스텝을 감소시키면서 조사를 통한 정확한 피드백을 진행하는데 적합한 플래쉬 메모리 소자의 메탈 배선 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 플래쉬 메모리 소자의 메탈 배선 제조 방법은 소정 공정이 진행된 하부 레이어 상부에 콘택홀을 가지는 층간절연막 패턴을 형성하는 단계, 상기 콘택홀을 가지는 층간절연막 패턴의 표면을 따라 베리어 메탈을 형성하는 단계, 상기 콘택홀을 매립하는 두께의 콘택용 도전층을 형성하는 단계, 평탄화 공정을 실시하여 상기 콘택용 도전층 형성시 발생한 상기 콘택용 도전층의 표면 거칠기를 제거하는 단계, 및 상기 콘택용 도전층 및 베리어 메탈을 차례로 식각하여 메탈 배선과 메탈 콘택을 동시에 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 플래쉬 메모리 소자 제조 방법을 도시한 단면도이다.
도 2a에 도시된 바와 같이, 플래쉬 메모리 소자를 구현하기 위한 소정 공정 이 진행된 하부 레이어(31) 상부에 층간절연막(32)을 증착한다. 그리고 나서, 층간절연막(32)을 선택적으로 식각하여 제1메탈콘택 및 제1메탈배선이 형성될 영역을 제공하는 메탈 콘택홀(33)을 형성한다.
도 2b에 도시된 바와 같이, 메탈 콘택홀(33) 및 층간절연막(32)의 표면을 따라 베리어 메탈(Barrier Metal, 36)을 형성한다. 베리어 메탈(36)은 Ti막(34)과 TiN막(35)이 차례로 적층된 구조를 가진다.
도 2c에 도시된 바와 같이, 베리어 메탈(36)이 형성된 층간절연막(32)의 전면에 적어도 메탈 콘택홀(33)을 매립하는 두께의 메탈콘택용 도전층으로 텅스텐막(37)을 증착한다. 메탈콘택용 도전층으로 텅스텐막(37)을 증착할 때, 텅스텐막(37)의 표면 거칠기(R)가 상당한 것을 알 수 있다.
도 2d에 도시된 바와 같이, 화학적·기계적 연마를 실시하여 메탈콘택용 텅스텐막(37)의 표면이 거친 부분(도 2c의 도면 부호'R' 참조)을 제거하기 위한 평탄화 공정을 진행한다. 이 때, 평탄화 공정은 화학적·기계적 연마 공정으로 진행한다. 평탄화 공정을 진행하여 메탈콘택용 텅스텐막(37)의 표면이 거친 부분을 제거하므로서, 조사(Inspection)시 노이즈를 감소시킬 수 있는 효과가 있다.
도 2e에 도시된 바와 같이, 제1메탈배선용 텅스텐막(37)을 선택적으로 패터닝하여 제1메탈배선(37a)을 형성한다.
종래 기술에서는 메탈콘택용 텅스텐막을 평탄화하여 제1메탈콘택을 형성한 후 후속 공정으로 다시 베리어 메탈을 증착하고, 메탈배선용 텅스텐막을 증착한 후 평탄화하고 제1메탈배선 패터닝 공정을 진행하였는데, 본 발명의 실시예에서와 같 이 메탈콘택용 텅스텐막의 표면 거칠기가 심한 부분을 제거하기 위한 평탄화 공정을 진행하고 나서, 바로 제1메탈배선 패터닝 공정을 진행하여, 층간절연막(32) 상에 제1메탈배선(37a)을 형성하면서, 동시에 하부 레이어(31) 상에 제1메탈콘택(37b)도 형성할 수 있으며, 표면 상부(R1)도 매끄럽게 형성할 수 있다.
즉, 제1메탈콘택 형성전 베리어메탈을 증착하는 단계 및 제1메탈콘택용 텅스텐막 증착 단계를 생략하므로서, 공정 스텝을 줄일 수 있는 효과가 있다. 자세히는 제1메탈콘택용 텅스텐막 증착 후 화학적·기계적 연마 공정을 생략할 수 있으므로, 층간절연막의 손실이 줄어들어, 층간절연막의 증착 두께를 낮게 하여 공정 비용 및 공정 시간을 줄일 수 있다.
상술한 바와 같이, 본 발명을 적용하여 화학적·기계적 연마 공정을 제1메탈콘택용 텅스텐막 증착 후에서, 제1메탈배선용 텅스텐막 증착 후에 적용하므로서, 제1메탈배선과 제1메탈콘택을 동시에 형성할 수 있으므로 공정 스텝을 감소시킬 수 있다. 또한조사(Inspection)를 통한 정확한 피드백을 가능하게 하는 효과가 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 낸드 플래쉬 소자의 메탈 배선 제조 공정에 있어서, 제1메탈콘택 형성 전 베리어 메탈과 제1메탈콘택용 텅스텐막 증착의 두 공정을 스킵할 수 있으므로 TAT(Turn Around Time)을 줄일 수 있는 효과가 있다.
또한, 본 발명은 제1메탈콘택용 텅스텐막 증착 후 CMP를 실시하여 텅스텐막의 표면 거칠기를 완화시켜, 조사시(Inspection) 노이즈를 감소시켜 정확한 조사가 가능한 효과가 있다.
또한, 드레인 콘택 CMP후 드레인 콘택의 최종 프로파일이 결정되므로서, 신속한 조사와 피드백이 가능한 효과가 있다.

Claims (4)

  1. 하부층이 형성된 기판 상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 하부층이 노출되는 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함하는 상기 기판 상의 단차면을 따라 베리어 메탈을 형성하는 단계;
    상기 콘택홀이 매립되도록 상기 기판 상에 텅스텐으로 이루어진 도전층을 증착하는 단계;
    상기 절연막 상에 일정 두께로 잔류되도록 상기 도전층을 평탄화하여 상기 도전층의 표면 거칠기를 제거하는 단계; 및
    상기 도전층과 상기 베리어 메탈을 식각하여 메탈 배선과 메탈 콘택을 동시에 형성하는 단계
    를 포함하는 플래쉬 메모리 소자의 메탈 배선 제조 방법.
  2. 제1항에 있어서,
    상기 도전층을 평탄화하는 단계는,
    화학적·기계적 연마를 사용하는 플래쉬 메모리 소자의 메탈 배선 제조 방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 베리어 메탈은,
    Ti막/TiN막의 순서로 적층된 구조로 형성하는 플래쉬 메모리 소자의 메탈 배선 제조 방법.
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Citations (3)

* Cited by examiner, † Cited by third party
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JPH01214137A (ja) * 1988-02-23 1989-08-28 Nec Corp 集積回路の製造方法
JPH10172969A (ja) 1996-12-06 1998-06-26 Nec Corp 半導体装置の製造方法
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