KR100702768B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 기판 상부에 형성된 절연막을 식각하여 드레인 콘택홀을 형성한 후 상기 드레인 콘택홀이 매립되도록 전체 구조 상부에 제1 도전막을 형성하는 단계와, 상기 제1 도전막이 상기 절연막 상부에 일정 두께 잔류하도록 연마하여 드레인 콘택 플러그를 형성한 후 상기 제1 도전막 및 절연막을 식각하여 비트 라인 콘택홀을 형성하는 단계와, 전체 구조 상부에 베리어 메탈막 및 제2 도전막을 형성하여 상기 비트 라인 콘택홀을 매립한 후 상기 제2 도전막 상부에 제1 하드 마스크막, 제2 하드 마스크막 및 유기 반사 방지막을 형성하는 단계와, 상기 유기 반사 방지막, 제2 및 제1 하드 마스크막, 제2 도전막, 베리어 메탈막 및 제1 도전막을 순차적으로 식각하여 비트 라인을 형성하는 단계를 포함함으로써, 비트 라인과 드레인 콘택 플러그 간에 접촉성 저항 페일(fail)을 방지할 수 있다.
비트 라인, 드레인 콘택 플러그, 텅스텐 어택

Description

반도체 소자의 제조방법{Method of manufacturing a semiconductor device}
도 1a 내지 도 1f는 본 발명의 실시 예에 따른 반도체 소자의 제조방법으로서 드레인 콘택 플러그가 형성될 영역을 나타낸 소자의 단면도이다.
도 2a 내지 도 2f는 본 발명의 실시 예에 따른 반도체 소자의 제조방법으로서 비트 라인이 형성될 영역을 나타낸 소자의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 제1 절연막
104 : 제2 절연막 106 : 드레인 콘택홀
108 : 제1 도전막 110 : 드레인 콘택 플러그
112 : 비트 라인 콘택홀 114 : 베리어 메탈막
116 : 제2 도전막 118 : 제1 하드 마스크막
120 : 제2 하드 마스크막 122 : 유기 반사 방지막
124 : 포토레지스트 패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 비트 라인과 드레인 콘택 플러그 간에 접촉성 저항 페일(fail)을 방지하기 위한 반도체 소자의 제조방법에 관한 것이다.
소자가 고집적화되어감에 따라 비트 라인 폭이 지속적으로 감소하고 있다. 이에 대한 60nm급 이하의 일반적인 낸드 플래시 메모리 소자의 제조방법에 대해 설명하면 다음과 같다.
소자분리막, 게이트, 소스 콘택 플러그 등의 소정의 구조가 형성된 반도체 기판 상부에 제1 절연막, 제2 절연막 및 제1 하드 마스크막을 순차적으로 형성한 후 소정의 마스크로 제1 하드 마스크막을 식각한다. 식각된 제1 하드 마스크막을 마스크로 제2 및 제1 절연막을 순차적으로 식각하여 드레인 콘택홀을 형성한 후 제1 하드 마스크막을 제거한다. 드레인 콘택홀이 매립되도록 전체 구조 상부에 폴리실리콘막을 형성한 후 연마하여 드레인 콘택 플러그를 형성한다.
소정의 마스크로 제2 및 제1 절연막을 순차적으로 식각하여 비트 라인 콘택홀을 형성한다. 비트 라인 콘택홀을 포함한 전체 구조 표면에 베리어 메탈막을 형성한 후 비트 라인 콘택홀이 매립되도록 전체 구조 상부에 텅스텐막을 형성한다. 텅스텐막 상부에 제2 하드 마스크막, 제3 하드 마스크막 및 포토레지스트 패턴을 순차적으로 형성한 후 포토레지스트 패턴을 마스크로 제3 및 제2 하드 마스크막을 순차적으로 식각한다. 식각된 제3 및 제2 하드 마스크막을 마스크로 텅스텐막 및 베리어 메탈막을 식각한 후 제3 및 제2 하드 마스크막을 제거하여 비트 라인을 형성한다.
그러나, 상기와 같이 드레인 콘택홀 형성 공정시 콘택홀 내에 보잉(bowing)이 발생하고, 드레인 콘택홀 매립 공정시 드레인 콘택홀 내에 심(seam)이 발생하며, 연마 공정시 드레인 콘택 플러그 상부에 심이 노출된다.
또한, 후속 공정인 베리어 메탈막이 드레인 콘택 플러그 상부에 노출된 심을 완전히 캡핑(capping) 하지 못한 상태에서 비트 라인 콘택홀 매립 공정인 텅스텐막 형성 공정을 실시하면, WF6 가스가 베리어 메탈막이 완전히 캡핑되지 않은 곳으로 침투하게 되어 드레인 콘택 플러그가 어택(attack)을 받게 된다. 이로 인하여, 심이 발생한 영역이 폴리실리콘막이 아닌 텅스텐막으로 매립되거나, 빈 공간으로 남아 있게 된다. 따라서, 비트 라인과 드레인 콘택 플러그 간에 접촉성 저항 페일이 발생하게 된다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 비트 라인 콘택홀 매립 공정인 텅스텐막 형성 공정시 WF6 가스에 의해 드레인 콘택 플러그가 어택 받는 것을 방지하여 비트 라인과 드레인 콘택 플러그 간에 접촉성 저항 페일을 방지하기 위한 반도체 소자의 제조방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법은, 반도체 기판 상부에 형성된 절연막을 식각하여 드레인 콘택홀을 형성한 후 상기 드레인 콘택홀이 매립되도록 전체 구조 상부에 제1 도전막을 형성하는 단계와, 상기 제1 도전막이 상기 절연막 상부에 일정 두께 잔류하도록 연마하여 드레인 콘택 플러그를 형성한 후 상기 제1 도전막 및 절연막을 식각하여 비트 라인 콘택홀을 형성하는 단계와, 전체 구조 상부에 베리어 메탈막 및 제2 도전막을 형성하여 상기 비트 라인 콘택홀을 매립한 후 상기 제2 도전막 상부에 제1 하드 마스크막, 제2 하드 마스크막 및 유기 반사 방지막을 형성하는 단계와, 상기 유기 반사 방지막, 제2 및 제1 하드 마스크막, 제2 도전막, 베리어 메탈막 및 제1 도전막을 순차적으로 식각하여 비트 라인을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1f는 본 발명의 실시 예에 따른 반도체 소자의 제조방법으로서 드레인 콘택 플러그가 형성될 영역을 나타낸 소자의 단면도이고, 도 2a 내지 도 2f는 본 발명의 실시 예에 따른 반도체 소자의 제조방법으로서 비트 라인이 형성될 영역을 나타낸 소자의 단면도이다. 드레인 콘택 플러그가 형성될 영역 및 비트라인이 형성될 영역의 공정 단계는 동일하다.
도 1a 및 도 2a를 참조하면, 소자분리막, 게이트, 소스 콘택 플러그 등 소정 의 구조가 형성된 반도체 기판(100) 상부에 제1 절연막(102) 및 제2 절연막(104)을 순차적으로 형성한다. 이때, 제1 절연막(102)은 질화막으로 형성하고, 제2 절연막(104)은 산화막으로 형성한다. 소정의 마스크를 이용하여 제2 절연막(104) 및 제1 절연막(102)을 순차적으로 식각하여 드레인 콘택홀(106)을 형성한다. 이때, 드레인 콘택홀(106) 형성 공정시 드레인 콘택홀(106) 내에 보잉이 발생한다.
도 1b 및 도 2b를 참조하면, 드레인 콘택홀(106)이 매립되도록 전체 구조 상부에 제1 도전막(108)을 형성한 후 연마하여 드레인 콘택 플러그(110)를 형성한다. 이때, 제1 도전막(108)은 폴리실리콘막으로 형성하고, 연마 공정은 CMP(Chemical Mechanical Polishing) 또는 전면 식각 공정을 이용하여 실시한다. 드레인 콘택홀(106) 내에 발생된 심으로 인하여 연마 공정시 제1 도전막(108)을 제2 절연막(104) 상부에 일정 두께로 잔류하도록 하여 드레인 콘택 플러그(110) 상부에 심이 노출되지 않도록 한다.
도 1c 및 도 2c를 참조하면, 소정의 마스크를 이용하여 제1 도전막(108), 제2 절연막(104) 및 제1 절연막(102)을 순차적으로 식각하여 비트 라인 콘택홀(112)을 형성한다.
도 1d 및 도 2d를 참조하면, 전체 구조 표면에 베리어 메탈막(114)을 형성한 후 비트 라인 콘택홀(112)이 매립되도록 전체 구조 상부에 제2 도전막(116)을 형성한다. 이때, 제2 도전막(116)은 텅스텐막으로 형성한다. 제2 도전막(116) 상부에 제1 하드 마스크막(118), 제2 하드 마스크막(120), 유기 반사 방지막(122) 및 포토레지스트 패턴(124)을 순차적으로 형성한다. 이때, 제1 하드 마스크막(118)은 비결 정 카본층(Amorphous Carbon Layer; ACL)으로 형성하고, 제2 하드 마스크막(120)은 SiON막으로 형성한다.
도 1e 및 도 2e를 참조하면, 포토레지스트 패턴(124)을 마스크로 유기 반사 방지막(122) 및 제2 하드 마스크막(120)을 식각한다. 이때, 유기 반사 방지막(122) 및 제2 하드 마스크막(120) 식각 공정시 포토레지스트 패턴(124) 상부가 일부 제거된다. 잔류하는 포토레지스트 패턴(124), 유기 반사 방지막(122) 및 제2 하드 마스크막(120)을 마스크로 제1 하드 마스크막(118)을 식각한다. 이때, 제1 하드 마스크막(118) 식각 공정시 포토레지스트 패턴(124) 및 유기 반사 방지막(122)이 모두 제거되고, 제2 하드 마스크막(120) 상부가 일부 제거된다.
도 1f 및 도 2f를 참조하면, 잔류하는 제2 하드 마스크막(120) 및 제1 하드 마스크막(118)을 마스크로 제2 도전막(116), 베리어 메탈막(114) 및 제1 도전막(108)을 순차적으로 식각한다. 이때, 제2 도전막(116), 베리어 메탈막(114) 및 제1 도전막(108) 식각 공정시 잔류하는 제2 하드 마스크막(120)은 완전히 제거되고, 제1 하드 마스크막(118)은 상부가 일부 제거된다. 제2 도전막(116), 베리어 메탈막(114) 및 제1 도전막(108) 식각 공정은 먼저 제2 도전막(116) 및 베리어 메탈막(114)을 식각한 후 인-시튜(in-situ) 또는 익스-시튜(ex-situ)로 제1 도전막(108)을 식각한다. 잔류하는 제1 하드 마스크막(118)을 제거하여 비트 라인을 형성한다.
상기와 같이 드레인 콘택 플러그 상부 영역에 심이 노출되지 않아 비트 라인 콘택홀 매립 공정시 WF6 가스에 의해 드레인 콘택 플러그가 어택 받지 않는다. 이로 인하여, 비트 라인과 드레인 콘택 플러그 간의 접촉성 저항 페일을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명의 효과는 다음과 같다.
첫째, 드레인 콘택 플러그를 형성하기 위한 연마 공정시 제1 도전막을 제2 절연막 상부에 일정 두께로 잔류하도록 함으로써, 비트 라인 콘택홀 매립 공정시 WF6 가스에 의해 드레인 콘택 플러그가 어택 받는 것을 방지할 수 있다.
둘째, 드레인 콘택 플러그의 어택을 방지함으로써 비트 라인과 드레인 콘택 플러그 간의 접촉성 저항 페일에 의한 수율 손실을 방지할 수 있다.
셋째, 수율 손실을 방지함으로써, 안정적인 소자 개발이 가능하고, 개발 기간 단축 및 소자 불량률 감소로 인해 원가를 절감할 수 있다.

Claims (4)

  1. 반도체 기판 상부에 형성된 절연막을 식각하여 드레인 콘택홀을 형성한 후 상기 드레인 콘택홀이 매립되도록 전체 구조 상부에 제1 도전막을 형성하는 단계;
    상기 제1 도전막이 상기 절연막 상부에 일정 두께 잔류하도록 연마하여 드레인 콘택 플러그를 형성한 후 상기 제1 도전막 및 절연막을 식각하여 비트 라인 콘택홀을 형성하는 단계;
    전체 구조 상부에 베리어 메탈막 및 제2 도전막을 형성하여 상기 비트 라인 콘택홀을 매립한 후 상기 제2 도전막 상부에 제1 하드 마스크막, 제2 하드 마스크막 및 유기 반사 방지막을 형성하는 단계; 및
    상기 유기 반사 방지막, 제2 및 제1 하드 마스크막, 제2 도전막, 베리어 메탈막 및 제1 도전막을 순차적으로 식각하여 비트 라인을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 제1 도전막은 폴리실리콘막으로 형성하고, 상기 연마 공정은 CMP 또는 전면 식각 공정으로 실시하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 제2 도전막은 텅스텐막으로 형성하고, 상기 제1 하드 마스크막은 비결정 카본층으로 형성하며, 상기 제2 하드 마스크막은 SiON막으로 형성하는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 제1 도전막은 인-시튜 또는 익스-시튜로 제거되는 반도체 소자의 제조방법.
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Citations (4)

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