JP2003525523A - 新規なチップ相互配線およびパッケージング堆積方法および構造体 - Google Patents

新規なチップ相互配線およびパッケージング堆積方法および構造体

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JP2003525523A
JP2003525523A JP2001524131A JP2001524131A JP2003525523A JP 2003525523 A JP2003525523 A JP 2003525523A JP 2001524131 A JP2001524131 A JP 2001524131A JP 2001524131 A JP2001524131 A JP 2001524131A JP 2003525523 A JP2003525523 A JP 2003525523A
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JP
Japan
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conductive material
cavity
layer
depositing
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JP2001524131A
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English (en)
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ウゾー、サイプリア・エメカ
タリエー、ホマヨウン
ベイソル、ブレント
Original Assignee
ナトゥール・インコーポレイテッド
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Publication date
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Abstract

(57)【要約】 本発明は、より効率的で時間を節約できるし方で基板のキャビティに導電材料を堆積する方法を提供することにより、高性能のチップ相互配線およびパッケージを製造する方法に関する。これは、基板の上面からシード層の一部を選択的に除去した後、基板のキャビティ（ここで、キャビティ内にはシード層の一部が残っている）に導電材料を堆積することにより達成される。他の方法は、基板の上面に酸化物層を形成し、導電材料を、基板の上面に形成することなしに、キャビティ内に堆積できるようにする。本発明は多層相互接続を形成する方法および対応する構造も開示している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は高性能のチップ相互配線およびパッケージを製造する方法に関する。
より具体的には、本発明は、基板の上面からシード層の一部をその場で選択的に
除去し、一方でその内部に形成されたキャビティからシード層が除去されるのを
防止する方法を目標としている。さらに、本発明は基板のキャビティ内に導電材
料を堆積する方法を開示している。
【０００２】
【従来の技術】
基板または加工品のキャビティ（トレンチ、ホールおよびビア）内に金属／導
電材料を堆積することは、半導体工業および非半導体工業において重要かつ広い
用途がある。導電材料を基板のキャビティ内に堆積して、その中に含まれる層お
よび部品を相互接続する。近年、非常に高いアスペクト比およびサブミクロンレ
ベル（たとえば０．２５μｍ未満）の特徴サイズを持つチップおよび素子を製造
することに非常に関心がある。その結果、銅は、例えばアルミニウムまたはアル
ミニウム合金よりも良好な導電性および信頼性を与えるので、良質の好ましい導
電材料である。
【０００３】 図１Ａ〜１Ｃは導電材料を基板（たとえば加工品）のキャビティ内に堆積する
従来の一方法を示す。図１Ａはその上に設けられた種々の層を有する基板の断面
図を示す。この図は、その上にバリアー層または接着層４およびシード層６を設
けた二酸化シリコン層（ＳｉＯ2）２（誘電体層）を示す。
【０００４】 一般的に、バリアー層４およびシード層６をその上に堆積する前に、誘電体層
２をキャビティでエッチングする。一般的に、反応性イオンエッチング（ＲＩＥ
）法を用いて、誘電体層２中のキャビティをエッチングする。バリアー層４は、
この分野において普通に用いられる、タンタル（Ｔａ）、チタン（Ｔｉ）、タン
グステン（Ｗ）、チタン−タングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）、Ｎ
ｂ、ＣｕＷＰ、ＣｏＷＰ、もしくは他の材料、またはこれらの組み合わせであり
得る。一般的に、種々のスパッタリング法、化学気相成長（ＣＶＤ）、電着、電
解／無電解めっき法のいずれかを用いて、バリアー層４を誘電体層２上に堆積す
る。その後、シード層６をバリアー層４上に堆積する。種々のスパッタリング法
、ＣＶＤ、もしくは無電解堆積、またはこれらの組み合わせを用いて、シード層
６を誘電体層２上に再び堆積してもよい。シード層６の厚さは、基板のトポグラ
フィに依存して、２０から４０００Åまで変えてもよい。
【０００５】 シード層６を堆積した後、一般的に導電材料８（たとえば銅）を用いて、誘電
体層２のキャビティを充填する。このことは図１Ｂに示している。導電材料８は
ＣＶＤ、スパッタリング、無電解めっき、電着、またはこれらの組み合わせによ
ってシード層６上に形成できる。導電材料８およびシード層６は一般的には同じ
材料である。図示されるように、通常はキャビティを導電材料８で過剰に充填す
る。
【０００６】 いったん導電材料８を基板のキャビティ内に形成すると、通常は基板を他の装
置に移して、図１Ｃに示すように基板の上面を研磨／平坦化する。典型的には、
通常のケミカル・メカニカル・ポリッシング（ＣＭＰ）装置を用いて基板を平坦
化する。導電材料８の被覆(overburden)を通常のＣＭＰ法を用いて除去すること
ができる。基板の上面のシード層６とバリアー層４の一部も研磨して様々な構造
を電気的に分離する。キャビティ内の残存しているシード層６は形が与えられて
図１Ｃに図示したような導電材料８になる。
【０００７】 再び図１Ａ−１Ｂを参照すると、誘電体層２中のキャビティの深さ９ｃは、相
互配線のためには０．２から５μｍ、パッケージのためには５０μｍまたはそれ
以上の範囲でありうる。基板上に導電材料を堆積する際には、キャビティをたと
えば深さ９ｃの５０〜２００％まで過剰に充填して、配線構造体中の欠陥を最小
にすることが好ましい。たとえば、図１Ａの構造で、深さ９ａが約０．５μｍ、
幅９ｂが約１０．０μｍとする。したがって、より大きなキャビティは、１０．
０μｍの幅９ｂおよび約１．０μｍのトータル深さ（キャビティの底から基板の
上面まで測定して）を含む。より大きなキャビティを完全に充填するには、最小
深さが少なくとも１．０μｍの導電材料をその中に堆積しなければならない。さ
らに、追加量の導電材料８をより大きなキャビティ内に過剰に充填し、キャビテ
ィを完全に充填し、配線欠陥を最小にすることを確実にする。したがって、より
大きなキャビティ上での追加量（すなわち５０％）の導電材料８は少なくとも０
．５μｍの深さ９ｅになければならない。この場合、深さ９ｅが０．５μｍであ
ると、フィールド領域上に形成される導電材料８は約１．５μｍの深さにあるで
あろう。言い換えれば、少なくとも１．５μｍの導電材料８の被覆を、基板のほ
とんどのフィールド領域上に堆積し、一方で大きなキャビティ上で少なくとも０
．５μｍのより薄い被覆を堆積する。したがって、基板の種々の特徴点上で、０
．５〜１．５μｍの導電材料の被覆を堆積する。
【０００８】 基板をわたっての導電材料８の被覆が不均衡であることは、通常のＣＭＰ法を
用いて長い研磨時間と高いコストをもたらす。したがって、基板全面で導電材料
８の被覆の量を最小にする堆積方法とともに、基板の表面での被覆深さの不均衡
を最小にすることに対する要求がある。
【０００９】 図２Ａ−２Ｆは、基板のキャビティ内に導電材料を堆積する、他の従来方法を
示す。図２Ａは、図１Ａの構造と同様に、キャビティでエッチングされ、その上
に堆積されたバリアー層４およびシード層６を有する誘電体（ＳｉＯ2）層２を
示す。ここでも、通常はＲＩＥ法を用いて、誘電体層２中のキャビティをエッチ
ングする。
【００１０】 図２Ｂは、シード層６の上にコートされたフォトレジスト材１２を示す。ポジ
型フォトレジストプロセスを用い、マスク（図示せず）を用いて、基板のキャビ
ティ内に形成されたフォトレジスト材１２のみに紫外光を照射するようにする。
紫外光がフォトレジストの分子構造を分解するので、紫外光に露光したフォトレ
ジスト（キャビティ内のフォトレジスト）は劣化する。その後、適当な溶媒また
はＲＩＥ法を用いて基板のキャビティから劣化したフォトレジストを除去し、図
２Ｃに示すような構造をもたらす。ここではポジ型フォトレジストプロセスを説
明したが、図２Ｃの構造を形成するためにネガ型フォトレジストプロセスを用い
ることもできる。
【００１１】 たとえば２μｍより大きい幅９ｂの大きなキャビティを有する基板に対しては
、キャビティからのフォトレジスト除去は追加の工程を要することがある。たと
えば、キャビティ内のフォトレジスト材は１２シード層６と相互作用することが
あり、フォトレジスト材を除去するために溶媒を用いることが不適当になること
がある。この場合、フォトレジスト溶解のために溶媒を加えた後、基板を酸素プ
ラズマにさらして、基板のキャビティ内のシード層６から残存しているフォトレ
ジスト材をアッシング／剥離する。
【００１２】 銅シード層を酸素プラズマにさらすと、酸化銅、硫化銅、または銅−酸化物−
硫化物の化合物が銅シード層上に形成されることがあり、特にフォトレジスト材
が硫黄含有要素を含む場合にはそうである。銅シード層上に形成されたこれらの
化合物は、一般的には導電材料に対して抵抗となり、シード層上に何らかの導電
材料を堆積する前に除去すべきである。したがって、酸化物、硫化物、または酸
化物−硫化物を除去するために第２の剥離工程が必要となることがある。
【００１３】 サブミクロンの特徴サイズを有する配線構造の多くにおいては、キャビティ内
の銅シード層を１５〜１０００Åの間の厚さに堆積することがある。他の場合、
特に特徴サイズが０．５μｍより小さくアスペクト比が１．５より大きい場合、
キャビティ内の銅シード層は非常に薄くなるか、不連続になることもある。この
場合、キャビティ内の不連続なシード層上にフォトレジスト材を塗布することは
、シード層の一部がフォトレジスト材で消費される結果を招き、それによって多
数の欠陥を有する基板をもたらす。図２Ｄにおいては、導電材料８（たとえば銅
）を適当な電気めっき浴または無電解めっき浴からキャビティ内に堆積し、一方
で残存しているフォトレジスト１２は導電材料８が基板の上面から形成されるの
を防止する。キャビティ内に導電材料８を堆積した後、適当な溶媒またはＲＩＥ
を用いて、全部のフォトレジストを除去し、図２Ｅの構造になる。その後、基板
の上面のシード層６およびバリアー層４の一部を、通常の方法（たとえばＣＭＰ
、ＲＩＥ、またはこれらの組み合わせ）を用いてエッチングするかまたは研磨し
て、図２Ｆに示す構造になる。
【００１４】 別の従来方法を用いて、図２Ｂに示す基板の上面のフォトレジスト材１２およ
びシード層６をＣＭＰ装置および研磨スラリーを用いて除去してもよい。この方
法を用いると、いくらかの研磨粒子がキャビティ内にトラップされ、研磨剤はキ
ャビティの側壁に機械的に付着するようになる。研磨剤がキャビティの側壁に付
着すると、しばしば研磨剤を除去することは非常に困難であり、キャビティ内に
導電材料を堆積すると種々の欠陥をもつ基板をもたらす。
【００１５】 チップ相互接続およびパッケージを作るための上述した従来方法は、多段の工
程および／または装置を必要とする。製造プロセスのこのフェーズで要求される
時間と労力を改善し単純にすることができる。したがって、より効率的で効果的
なし方で、基板のキャビティ内に導電材料を堆積することができる方法に対する
要求がある。本発明は従来技術の方法の、これらのおよび他の欠点を克服する。
【００１６】
【発明が解決しようとする課題】
本発明の１つの目的は、基板の上面からシード層を除去し、一方で基板のキャ
ビティからシード層が除去されるのを防止するか最小にする方法を提供すること
にある。
【００１７】 本発明の他の目的は、基板の上面からシード層を選択的に除去した後、基板の
キャビティ内に導電材料を堆積する方法を提供することにある。
【００１８】 本発明のさらなる目的は、パッド材料を用いて基板の上面からシード層を除去
し、一方で基板のキャビティからシード層が除去されるのを防ぐ方法を提供する
ことにある。
【００１９】 本発明のさらに他の目的は、基板の上面からシード層を除去し、一方で基板の
キャビティ内に導電材料を堆積する方法を提供することにある。
【００２０】 本発明の他の目的は、基板全面で導電材料被覆を減少させ最小にし、一方で基
板のキャビティに導電材料を堆積する方法を提供することにある。
【００２１】 本発明のさらに他の目的は、基板全面で導電材料被覆の不均衡を最小にし、一
方で基板のキャビティ内に導電材料を堆積する方法を提供することにある。
【００２２】 本発明のさらなる目的は、キャップされたキャビティを有する多層構造を形成
する方法を提供することにある。
【００２３】 本発明のさらなる目的は、基板の上面に酸化物層を形成した後、基板のキャビ
ティ内に導電材料を堆積する方法を提供することにある。
【００２４】
【課題を解決するための手段】
本発明は、より効率的で時間を節約できるし方で基板のキャビティ内に導電材
料を堆積する方法を開示している。本発明による１つの方法は、基板の上面から
シード層の一部を選択的に除去した後、基板のキャビティ内（ここで、キャビテ
ィ内にはシード層の一部が残っている）に導電材料を堆積する工程を含む。基板
の上面からシード層を研磨するために、アノードに取り付けられたパッド型の材
料を用いる。他の方法は、基板の上面に酸化物層を形成し、導電材料を、基板の
上面に形成することなく、キャビティ内に堆積することができるようにする工程
を含む。本発明は、ここに記載した方法を用いて形成された構造体も開示してい
る。
【００２５】
【発明の実施の形態】 本発明のこれらのおよび他の目的および長所は、添付の図面と関連する、本発
明の好適な例としての実施形態の以下に示す詳細な説明から明らかであり、より
容易に理解されるであろう。
【００２６】 本発明の好適な実施形態を、図３−８を参照して説明する。ここで、同様な構
造および材料は種々の図面を通して同様の参照符号で指示している。本発明者ら
は、本明細書において、基板のキャビティ内に導電材料、好ましくは銅を堆積す
る方法を開示している。本発明はあらゆる基板または加工品（たとえばウェーハ
、フラットパネル、磁気薄膜ヘッド、集積回路、素子、チップ、鉛−スズはんだ
合金または無鉛はんだ合金を含むパッケージ基板）とともに用いることがことが
できる。また、本明細書で与えられている具体的なプロセスパラメータは、限定
するのではなく、例示的であることを意図している。
【００２７】 図３Ａ−３Ｄは、本発明によるチップ相互配線およびパッケージを作る方法を
示す断面図である。言い換えれば、図３Ａ−３Ｄは、基板のキャビティ内に材料
、好ましくは導電材料／溶液たとえば銅を堆積する方法を開示している。他の実
施形態では、キャビティ内に導電材料を堆積し、一方で基板の上面からシード層
を選択的に除去することもできる。
【００２８】 図３Ａ−３Ｄに示す方法は、アノードに取り付けられたパッド型の材料を有す
る装置を用いて、基板のキャビティ内に導電材料を堆積する工程を含む。このよ
うな装置は、同時係属中の米国特許出願０９／３７３，６８１号、１９９９年８
月１３日出願、名称「薄膜のテクスチャーを堆積し制御する方法および装置」（
本発明の譲受人によって共通に所有されている）により詳細に記載されており、
その内容は参照により本明細書に取り込まれている。
【００２９】 図３Ａは、図１Ａおよび２Ａを参照して上述したものと同様に、その上にバリ
アーまたは接着層４およびシード層６を堆積させた誘電体またはＳｉＯ2層２を
示す。ここでも、ＳｉＯ2層２の上面は、その上にバリアー層４およびシード層
６が堆積される前に、キャビティでパターニング／エッチングされている。ここ
ではＳｉＯ2層２が誘電体層２として示されているが、誘電体層として普通に用
いられる他の材料も本発明にしたがって用いることができることが理解されよう
。
【００３０】 図３Ｂｉにおいて、固定した研磨剤粒子（図示せず）を有するかまたは有さな
い多孔質のパッド型の材料２０を用いて、基板の上面（フィールド領域）からシ
ード層６を選択的に研磨する。アノード２２に取り付けられたパッド型の材料２
０は、円運動で回転するか、振動するか、横方向または垂直に運動してシード層
６と接触するものであってもよい。パッド型材料２０およびアノード２２は、さ
らに、導電材料／溶液を基板へ向ける出口チャネル２１を含む。好適な実施例に
おいては、アノード２２、パッド型材料２０、および基板は、シード層６の選択
的除去の間に、５０から２０００ｒｐｍの間で回転するが、好ましくは１００か
ら１２００ｒｐｍの間である。基板の上面のシード層６は、このような操作を２
〜６０秒間、しかし好ましくは５〜２５秒間行うと、研磨される。
【００３１】 このような接触がなされると、パッド型材料２０は、キャビティ内のシード層
６を除去することなく、基板の上面にあるシード層６を研磨する。この除去工程
の間、パッド型材料２０は、０．０５〜５ｐｓｉの範囲の圧力でシード層６と接
触する。さらに、たとえば銅を含む導電性溶液をパッド型材料２０の出口チャネ
ル２１から流出させ、毎分０．０１〜５ガロン（ｇｐｍ）、しかし好ましくは０
．０５〜３ｇｐｍで基板に塗布してもよい。アノード２２と導電性基板との間に
電気ポテンシャルを印加すると、少量の導電膜１４が基板のキャビティの内部に
堆積し、一方でパッド型材料２０は、基板の上面からシード層６および導電性溶
液を選択的に除去する。アノード２２と導電性溶液との間に電気ポテンシャルを
印加し電流を発生させる目的は、基板の上面を研磨するプロセスの間にキャビテ
ィ内でのシード層６の溶解を避けることにある。この工程の間に、円運動で回転
し、横方向または垂直に運動することができる基板ホルダー（図示せず）が、基
板を適当な位置／運動に導く。
【００３２】 代わりの実施形態においては、最初のシード層６を一時的に保護するために、
導電（保護または犠牲）膜１４を電解質溶液に再溶解し、一方でフィールド領域
から、かつ基板のキャビティ内に銅導電材料を堆積する前に、導電膜を除去して
もよい。フィールド領域からシード層６を除去した後、電解質溶液が保護または
犠牲膜１４を溶解するために、短時間（すなわち２−１０秒）の間、電極を非通
電にしてもよい。また、フィールド領域からのシード層除去プロセスを改善する
ために、基板を一時的にアノード化してもよい。
【００３３】 基板の上面からのシード層６の選択的な除去工程の間、０．０５から１５ま／
ｃｍ2の間、しかし好ましくは０．１から１０ｍＡ／ｃｍ2の間の電流密度（浴の
薬品の性質に依存する）を基板に印加する。上述したように、この電流密度範囲
は、シード層６のキャビティ内への溶解を防止し、その上に少量の導電膜１４を
堆積させる。この工程の間に、基板の上面のシード層６を除去し、一方でキャビ
ティ内部のシード層６は残る。基板のキャビティ内に残存しているシード層６は
、導電材料のより効率的で効果的な堆積を可能にする。これは、導電材料に対し
て、シード層６がバリアー層４よりも低い抵抗を有するためである。
【００３４】 基板の上面からシード層６を除去した後、堆積電流密度を増加してキャビティ
を導電材料８で充填し、図３Ｃｉに示す構造を得てもよい。導電材料８を基板の
キャビティ内に堆積することができる。これは、キャビティ内に残存しているシ
ード層６は、基板の上面のバリアー層４よりも低い抵抗を与えるためである。そ
の結果、導電材料８は、基板の上面のバリアー層４上よりもキャビティ内のシー
ド層６上により効率的に堆積する。言い換えれば、導電材料８は、基板の上面の
バリアー層４上よりも基板のキャビティ内に形成される傾向がある。導電膜１４
およびキャビティ内に残存しているシード層６は導電材料８として形が与えられ
る。
【００３５】 導電材料８を、アノード２２およびパッド型材料２０を用い出口チャネル２１
を通してキャビティ内に堆積することができる。基板の上面からシード層６を研
磨した後、基板の上面から１ミクロンから２ミリメートル離れるように、パッド
型材料２０を配置することもできる。導電材料８をキャビティ内に堆積するため
には、アノード２２と基板との間の電流密度を５から２５０ｍＡ／ｃｍ2の間、
しかし好ましくは７から１５０ｍＡ／ｃｍ2の間に増加させてもよい。電流密度
を増加させることは、短時間に導電材料８を基板のキャビティに充填させること
を可能にする。堆積電流を通電するために、導電性のバリアー層４を用いてもよ
い。代わりに、パッド型材料２０を実際に基板の上面に接触させながら、導電材
料８をキャビティ内に堆積してもよい。
【００３６】 別の実施形態においては、シード層４を選択的に除去した後、上述したように
電着の代わりに、キャビティを無電解めっきまたは選択的金属ＣＶＤによって充
填してもよい。この場合、基板を無電解めっきセルに移して、導電材料を堆積す
る。
【００３７】 再び図３Ｃｉを参照して、キャビティ内に導電材料８を堆積した後、通常の研
磨またはＲＩＥによりバリアー層４を除去してもよい。バリアー層４を選択的に
除去し基板の上面を平坦化／研磨した後、図３Ｄに示す構造が形成される。
【００３８】 代わりの実施形態においては、図３Ｃｉに示すように導電材料を堆積する代わ
りに、導電材料を堆積するための堆積時間を増加させ、図３Ｃｉｉａに示す構造
を得てもよい。図３Ｃｉｉａは、キャビティ内に堆積した導電材料１６を有する
パッケージング構造を示す。パッケージング用途においては、鉛−スズはんだ合
金または他のはんだ可能な合金１６を、電着、蒸着、または他の公知の方法を用
いてキャビティ内に選択的に堆積してもよい。堆積工程の後、バリアー層４の一
部を、導電材料１６をマスクとして用いてＲＩＥによって除去し、図３Ｃｉｉｂ
の構造を形成する。
【００３９】 本発明のさらに他の実施形態においては、図３Ａに示す構造を形成した後、基
板のキャビティ内に異なる複数層の導電材料を堆積してもよい。
【００４０】 たとえば、図３Ｂｉｉａ−図３Ｂｉｉｄは、基板のキャビティ内に１またはそ
れ以上の導電材料を堆積する方法を示す。図３Ｂｉｉａにおいて、アノード２２
およびパッド型材料２０（図３Ｂｉを参照）を用い、たとえば１５〜６０秒の時
間、５〜３５ｍＡ／ｃｍ2の電流密度で、高レベリング電気めっき溶液を用いて
、基板上に第１の導電材料２４を堆積し、キャビティ内を部分的に充填する。代
わりに、無電解めっきまたはＣＶＤ法を用いてキャビティを部分的に充填しても
よい。
【００４１】 一般的に、第１の導電材料２４を、基板の最も広いキャビティの深さの１０〜
６０％のレベルまで充填する。シード層６を第１の導電材料２４にしてもよい。
基板上に第１の導電材料２４を堆積した後、基板の上面を平坦化／研磨して、図
３Ｂｉｉｂの構造になる。基板の上面を、パッド型材料２０を用いて平坦化して
もよい。
【００４２】 代わりに、基板の上面を研磨するために、基板をＣＭＰセルへ移してもよい。
固定された研磨粒子および塗布された研磨溶液を有するＣＭＰパッドを用い、３
〜６０秒間、しかし好ましくは５〜３０秒間基板に対して研磨／ラビングする。
バリアー層４が基板上に残っており、この工程の間に研磨されないことに気づく
ことが重要である。
【００４３】 第１の導電材料２４の被覆を研磨した後、図３Ｂｉｉｃに示すように、第１の
導電材料２４上のキャビティ内に第２の導電材料２６を堆積する。第２の導電材
料２６の堆積を、アノード２２およびパッド型材料２０を用いるか、またはその
代わりに、無電解めっきまたはＣＶＤ法を用いて他の堆積セル内で行ってもよい
。たとえば、電着を用いて第１の導電材料２４を基板上に堆積し、一方で無電解
めっきまたはＣＶＤ法を用いて第２の導電材料２６を堆積してもよい。第１の導
電材料２４上に第２の導電材料２６を堆積した後、ＣＭＰまたはＲＩＥを用いて
第２の導電材料２６を平坦化／研磨して、図３Ｂｉｉｄに示すような構造を形成
することができる。
【００４４】 図３Ｂｉｉａ−３Ｂｉｉｄを参照して上に述べた工程は、キャビティを種々の
導電材料で充填するために行われる工程の１つの組み合わせを示している。他の
実施形態においては、以下の経時的な工程を行う：（１）第１の導電材料をキャ
ビティ内およびフィールド領域上に部分的に堆積する；（２）フィールド領域上
から第１の導電材料を研磨する；（３）基板をアニールする；（４）キャビティ
内に第２の導電材料を選択的に堆積する；および（５）基板を研磨／平坦化する
。代わりに、以下の一連の工程を用いて導電材料を堆積してもよい：（１）第１
の導電材料をキャビティ内およびフィールド領域上に部分的に堆積する；（２）
基板をアニールする；（３）フィールド領域上から第１の導電材料を研磨する；
（４）キャビティ内に第２の導電材料を選択的に堆積する；および（５）基板を
研磨／平坦化する。本発明においては、上記工程の他の組み合わせも実施できる
。
【００４５】 より詳細には、第１および第２の導電材料２４、２６は、同じまたは異なった
材料でもよい。たとえば、第１の導電材料２４がＣｕで、第２の導電材料がＣｕ
−Ｓｎ、Ｃｕ−Ｉｎ、または他の適当な銅合金でもよい。好ましくは、第２の導
電材料２６は耐食性およびエレクトロマイグレーションを促進し、一方で第１の
導電材料２４および、その上に形成される、続いて堆積される他の導電材料に対
して優れた接着性を与えるものがよい。さらに、第２の導電材料２６は、第１の
導電材料２４に対してよく似た電気抵抗（好ましくは第１の導電材料２４のそれ
の９０〜２００％の範囲内）を有していてもよい。
【００４６】 第１および第２の導電材料２４、２６が同じ材料である場合、これらの間には
明確な境界が存在しないであろう。一方、第１および第２の導電材料２４、２６
が異なる場合、何らかの後続の熱工程が行われる前には、これらの間に明確な協
会が存在するであろう。明確な境界は、第１および第２の導電材料２４、２６の
間の相互混合を妨げるように用いることができる。たとえば、薄い接着またはバ
リアー層（たとえばアルファタンタル、クロム層、ＣｏＰ、ＷＣｏＰ）を第１お
よび第２の導電材料２４、２６の間に堆積して、このような相互混合が望ましく
ない場合に２つの材料の間の相互混合を防止してもよい。他の実施形態において
は、ここで開示した工程を用いて、２より多い導電材料を基板のキャビティ内に
形成してもよい。
【００４７】 再び図３Ａ−３Ｄにおいて説明した種々の方法を参照して、本発明者らは、キ
ャビティ内に銅材料を電着するのに適し、一方で基板の上面から銅材料を研磨す
る新規な導電性溶液（すなわち導電性材料８、１６、２４、２６）を開示する。
この溶液を用いると、銅のような導電材料を基板のキャビティ内に堆積し、一方
で同じ材料を基板のフィールド領域から研磨することができる。この導電性溶液
は、酸性でもアルカリ性でもよいが、少なくとも以下の要素／化合物／ソースを
含む：（１）金属イオンのソース；（２）電流キャリアのソース；（３）塩素イ
オンを形成するソース；（４）高レベリング浴添加剤のソース；（５）金属の酸
化剤；（６）パッシベーション剤；および（７）界面活性剤。
【００４８】 第１に、本発明の導電性溶液は、たとえば硫酸塩、硝酸塩、またはピロリン酸
塩ソースからの高濃度の金属イオン（すなわちＣｕ）を含む。金属イオン濃度は
１／２〜４０ｇ／Ｌ、しかし好ましくは２〜２５ｇ／Ｌの範囲である。
【００４９】 第２に、導電性溶液は銅イオンのほかに電流キャリアのソースを含み、これは
有機／無機酸および化合物たとえば硫酸、リン酸、酢酸、ブチル酢酸、プロピオ
ン酸、酪酸、硫酸アンモニウム、水酸化カリウム、テトラメチルアンモニウムヒ
ドロキシドなどを含む。酸濃度は０．０５〜１８体積％、しかしより好ましくは
０．２〜１５体積％の範囲がよい。
【００５０】 本発明の導電性溶液においては、酸性浴に対して、塩素イオンの第３のソース
（有機または無機）も含まれる。塩素イオン濃度は２〜１８０ｐｐｍ、しかし好
ましくは１０−１７０ｐｐｍの範囲がよい。アルカリ浴に対して、アンモニウム
を約０．５〜３ｍｌ／Ｌで用いてもよい。
【００５１】 導電性材料における第４の要素は、高レベリング浴添加剤のソースおよびそれ
らの種々の組み合わせである。これらの添加剤は、市販の添加剤、たとえばＥｎ
ｔｈｏｎｅ−ＯＭＩからのＣｕｂａｔｈ ＭＤ、Ｃｕｂａｔｈ ＭＬおよびＣｕ
ｂａｔｈ ＳＣ補充液、および／またはＳｈｉｐｌｅｙからのＵｌｔｒａ ｆｉ
ｌｌ添加剤Ａ２００１およびＳ２００１を含む。他の添加剤、たとえばＴｅｃｈ
ｎｉｃ社からの銅ウェーハ添加剤２００Ｂおよび２０００Ｃ、種々のメルカプト
化合物たとえば２−メルカプト エタンスルホン酸または塩、２−メルカプト
ベンゾチオアゾール、２−メルカプト−５−ベンゾイミダゾール スルホン酸ま
たは塩、２−メルカプト ベンゾイミダゾール、メルカプト ベンゾトリアゾー
ル、酒石酸または塩を用いることもできる。添加剤濃度は、０．０１〜４体積％
、しかし好ましくは０．０５〜３体積％がよい。アルカリ浴に対しては、Ａｌｃ
ｈｅｍ社から製造されている、Ｋｕｐｒａｌｕｍｅ ５０１および５０２を用い
ることができる。
【００５２】 導電性材料の第５の要素／化合物は、金属の酸化剤たとえば有機および無機酸
化剤を含む。これらの酸化剤は、無機および有機の過酸化物、過硫酸塩、硝酸塩
、チオ硫酸塩、ニトロベンゼンスルホネートの塩などを含む。この例において重
要なことは、酸化剤のいかなる成分も堆積された材料に悪影響を及ぼしてはいけ
ないことである。有機過酸化物たとえばブトプロノキシル(butopronoxyl)、ｔｅ
ｒｔ−ブチル ヒドロペルオキシド、ｔｅｒｔ−ブチル ペルオキシド、硝酸ブ
チルなどを用いることができる。過酸化物（すなわち過酸化水素）は少量のフェ
ノールスルホネートまたは第１ジオール（すなわち１，４−ブタンジオール）を
用いて安定化することができる。酸化剤の濃度は０．１〜６０ｇ／Ｌ、しかし好
ましくは０．２〜４０ｇ／Ｌの範囲である。他の好適な酸化剤をレドックス反応
に用いてもよい。
【００５３】 導電性溶液の第６の要素／化合物は、パッシベートするか、もしくは銅または
他の金属材料のパッシベーションを促進する試薬である。これらの試薬は、ベン
ゾトリアゾール、またはベンゾトリアゾールと他の有機トリアゾールとの組み合
わせたとえばベンゾトリアゾール−１−アセトナイトライド、ベンゾトリアゾー
ル−５−カルボン酸、０−ベンゾトリアゾール−１−イル−Ｎ，Ｎ’，Ｎ’−ビ
ス（テトラメチレン）ウロニウム ヘキサフルオロホスフェートおよびこれらの
組み合わせを含む。パッシベーション剤の濃度は０．０００５Ｍから０．１Ｍ、
しかし好ましくは０．００１Ｍから０．２Ｍの範囲がよい。また、上述した高レ
ベリング添加剤および対応する阻害剤をパッシベーション剤として用いてもよい
。この例で重要なことは、パッシベーション剤の濃度はＣＭＰ工程に適当であり
、また導電材料の堆積を可能にするしきい値より低いことである。このしきい値
より高いと、導電材料の代わりに水素がカソードに堆積する。
【００５４】 パッシベーション剤のほかに、界面活性剤たとえばＤｕｐｏｎｏｌ（Ｄｕｐｏ
ｎｔ Ｃｈｅｍ．）を用いてもよく、界面活性剤の濃度は２０〜８００ｐｐｍ、
しかし好ましくは４０〜６００ｐｐｍの範囲である。さらに、五炭糖たとえばキ
シロース、アラビノースなどを、堆積した導電材料中で酸素を捕獲するために、
０．０５〜１０ｇ／Ｌの濃度で添加してもよい。水を用いてここで説明した導電
溶液を調整してもよい。
【００５５】 上に開示したこのような導電性溶液によって、基板のフィールド領域上に堆積
された全てまたはほとんどの金属をパッド型材料によって除去しながら、同時に
基板のキャビティ内部へ金属を堆積させることができる。このような配合物をめ
っきおよび研磨装置において用いることで、図１Ｂで説明したような多量の金属
被覆を避け、または最小限にすることができる。
【００５６】 他の用途においては、図３Ａに示す構造上での堆積および研磨速度を制御する
ことによる導電性材料の均一な被覆が望ましい場合がある。例えば、パッド型材
料（すなわち図３Ｂのパッド２０）ならびにめっきおよび研磨電解質配合物を用
いた場合、導電性材料８の堆積および除去速度は１０ｍＡ／ｃｍ2であり得る。
その結果、導電性材料８が基板のキャビティを充填し始める一方で、同じ材料が
フィールド領域から研磨される。キャビティが導電性材料８によって充填される
と、堆積速度が研磨速度よりもわずかに大きくなるため、導電性材料の均一な被
覆を基板上へ堆積させることができる。堆積および研磨速度は、電流密度、回転
速度、回転時間などを変えることで調整できる。例えば、均一な導電性材料被覆
を堆積させるためには、電流密度は５〜３０ｍＡ／ｃｍ2で、時間は１０〜９０
秒にすることができる。
【００５７】 電流密度を１０ｍＡ／ｃｍ2よりもわずかに高い状態（すなわち１０．５ｍＡ
／ｃｍ2）にして堆積させることによって、薄くて連続した均一な被覆が基板の
最表面の全体に形成される。被覆の深さは、所望する構造に依存して、０．１〜
１００００Å、またはそれ以上であり得る。したがって、堆積速度および／また
は研磨速度を変えることにより、図３Ｂｉｉｉに示すような、均一な導電材料８
被覆を得ることができる。
【００５８】 理解されるように、ここで開示した方法は、工程の数を減らし、チップ相互配
線およびパッケージを作る方法を簡単にする。シード層の一部を基板の上面から
選択的に除去し、一方でシード層の他の一部はキャビティ内に残る。その後、シ
ード層が残っているキャビティ内に１またはそれ以上の導電材料を堆積すること
ができる。
【００５９】 上述したように、本発明に従った好ましい方法は、選択的にシード層を除去し
、一つのチャンバー／セル内のキャビティ内に導電材料を堆積することである。
しかしながら、別の方法は、シード層を初めに除去するためにＣＭＰ装置および
セルを使用し、次に基材を堆積のための別の異なるセルに移送することである。
【００６０】 他の実施形態において、無電解めっきを用いてシード層を基材表面上から選択
的に除去することができる。無電解溶液は、陽極および基材の表面上に近接した
パッド型材料内のチャンネル内で放射できる。研磨粒子を有するパッド型材料に
よって、シード層を基材の表面上から除去しながら、キャビティに導電材料を選
択的に充填する。
【００６１】 これらの工程において最も重要な条件の一つは、シード層の除去速度が、キャ
ビティ内の導電材料の堆積速度よりも２〜１００倍速いことである。したがって
、無電解めっきおよび電着の場合においては、シード層を基材の表面上から除去
した後、基材をパッド型材料から除去することができ、そこでは堆積工程が行わ
れるか、または代わりに、基材の表面とパッド型材料の物理的な接触を維持して
いる間に堆積が行われる。
【００６２】 別の実施形態においては、基材の表面上からのシード層の除去速度は、基材の
キャビティ内における導電材料の堆積速度と同じで良い。この場合、表面上のシ
ード層は、同時にキャビティ内に導電材料を堆積しながら、表面上のシード層を
除去する。
【００６３】 さらに別の実施形態においては、基材の表面上から選択的にシード層を除去し
ながら、最初の合金層を基材のキャビティ内に堆積させることができる。たとえ
ば、シード層を基材の表面上から選択的に除去する最初のステージの間に（図３
）、合金材料のような電解液を、最初の薄い合金層を形成するために、キャビテ
ィ内のシード層上に堆積させることができる。導電材料が銅である場合、インジ
ウム、カドミウム、スズなどを含有する合金薄膜を使用することができる。
【００６４】 シード層を除去し、合金薄膜（図３Ｂの符号１４を参照）を堆積させた後、基
材および／または陽極から電圧を除去し、基材を噴霧によりリンスする。基材を
リンスした後、基材中のキャビティに、無電解槽または電気めっき槽のような好
適なソースを用いて、選択的に銅を充填する。
【００６５】 最適な相互配線の性能のためには、堆積された銅をアニールすることにより構
造を固定することが非常に望ましい。アニーリングは、室温で３日間以上の時間
をかけて行うか、またはより速くアニールするために、好適な炉または管状炉内
で、１５秒から２時間かけて行うことができる。アニーリング温度は、窒素のよ
うな不活性な環境、または還元性の環境、または真空チャンバー内において、６
０℃〜４５０℃の範囲である。
【００６６】 キャビティ内の薄い合金層は、チップ相互配線の機械的性質、耐食性、および
エレクトロマイグレーション性を強化するために用いられる。合金層はキャビテ
ィ内の堆積された導電材料と相互混合し、基板をアニールすると、合金材料はチ
ップ相互配線の構造的性質を強化する。
【００６７】 図４Ａ〜Ｅは、本発明の好ましい実施形態に従った、キャップされた導電材料
を有する多層構造の形成方法を説明する横断面図である。図３Ｃｉに示されるよ
うな充填されたキャビティは、好適なバリアー材を用いて選択的にキャップする
ことができる。例えば、ＣｏＰ、ＮｉＰ、ＷＣｏＰ、またはそれらの組み合わせ
のようなキャッピング層３２を、既知の方法を用いて銅材料８上に形成し、図４
Ａに示すような構造にすることができる。キャッピング層３２は、導電材料の酸
化を防ぎ、バリアー層のように作用し、かつ接着を強化する。
【００６８】 導電材料８の上部にキャッピング層３２を形成した後、基材の表面上に形成さ
れたバリアー層４を、図４Ｂに示すようにＲＩＥを用いて選択的に除去すること
ができる。基材の表面上からバリアー層を除去した後、第１誘電体２の一部分も
ＲＩＥを用いて除去し、図４Ｃに構造にすることができる。例えば、第１誘電体
がＳｉＯ2の場合、キャビティの深さは０．３〜２．５μｍである。除去される
第１誘電体２の量は、キャビティの深さの１０〜１２０％の範囲であるが、最も
好ましくは３０〜９５％の範囲である。ほとんどフリースタンディング（ｆｒｅ
ｅ−ｓｔａｎｄｉｎｇ）のキャビティを支持するように十分な誘電体が残る。
【００６９】 次に、図４Ｄの構造を形成するために、図４Ｃの基材上に、ＣＶＤまたはスピ
ンオン法により、第２誘電体３０を堆積させることができる。次に、図４Ｅｉに
示すようにキャップされた層３２を露出するために、第２誘電体３０を平坦化／
エッチングする。第２誘電体は、低誘電体または高誘電体であってもよい。
【００７０】 本発明の別の実施形態においては、図４Ｄに示されるような第２誘電体３０を
リソグラフィック法によりパターニングすることができる。次に、さらなるキャ
ビティを形成するために、ＲＩＥを用いて誘電体３０をエッチングすることがで
きる。第２誘電体層３０上にバリアー層およびシード層を堆積させた後、第２誘
電体層３０の表面上からシード層を再び選択的に除去し、第２誘電体２８を第２
誘電体層３０のキャビティ内に堆積させ、図４Ｅｉｉの構造にする。
【００７１】 図５Ａ〜Ｆは、本発明の好ましい実施形態に従った多層構造の別の形成方法を
説明する横断面図である。ＣＶＤ、無電解めっき、または電着のいずれかによる
マスクを通した堆積方法は、第１導電材料上に第２導電材料を堆積するのに使用
することができる。図５Ａは、図３Ｄの構造を示す。
【００７２】 図５Ｂは、基材上にコートされたフォトレジスト材５０を示し、フォトレジス
ト５０の一部分は、第２導電材料が導電材料８上に堆積できるように除去されて
いる。図５Ｃに示すように、第２導電材料５８を、フォトレジストを除去した部
分に堆積させる。第１および第２導電材料層は、同じ材料でも異なる材料であっ
てもよい。フォトレジスト５０およびバリアー層４の一部分を通常の方法を用い
て除去し、図５Ｄの構造にする。第２導電材料５８はフリースタンディングを維
持する。
【００７３】 次に、バリアー層４および第１誘電体層２の一部分を除去する前に、第２導電
材料５８を無電解めっき法により選択的にキャップする。この場合、図５Ｅに示
すような構造を形成するために、前述したように、バリアー層４の一部分を誘電
体層２の一部分と共に除去することができる。キャップされた層６０は、低誘電
体または高誘電体のいずれかにより、図５Ｅの新しい構造物をコートする。次に
、図５Ｆの構造を形成するために、第２誘電層７０を形成し、平坦化することが
できる。
【００７４】 図６Ａ〜６Ｃに、導電性材料を基板のキャビティ内部に、同じ材料を基板の最
表面に堆積させることなく堆積させる他の方法を図示する。これは、基板の最表
面のみを絶縁することによって行なわれる。例えば、図６Ａには、ＳｉＯ2層２
と、この層の上に堆積されたバリアー層４とを示す構造が示されている。バリア
ー層４は、良く知られた材料、たとえばＴａ、Ｗ、またはＴａＮ（本明細書で前
述している）の１つであり得る。これらの材料は、均一な表面酸化物層（電解ま
たは陽極酸化によって形成し得る）を形成することが知られている。
【００７５】 溶極酸化技術を用いて、注目する材料を電解質溶液中に浸漬し、陰極に対して
正の電圧をこの材料に印加する。陰極は電解質溶液とも接触している。表面酸化
物が、陽極酸化される材料上に形成され、表面酸化物の厚みは、電解質溶液の種
類と印加電圧とに依存する。一般に、陽極酸化電圧が高いほど、表面酸化物薄膜
は厚くなる。図６Ｂにおいて、陽極酸化の後、薄い酸化物層６６が、バリアー層
４上の、基板の最表面上にのみ形成される。いったん薄い酸化物層６６が形成さ
れれば、導電性材料たとえば銅を用いて、電気めっきによって、導電性材料を酸
化物層６６上に形成させることなく、キャビティを充填することができる。その
結果、図６Ｃに示すような構造が形成される。図６Ｃの構造が形成されるのは、
酸化物層６６は導電性材料に対して非常に高抵抗であるために、導電性材料が基
板のキャビティ内に形成されるからである。
【００７６】 図６Ｂに戻って、陽極酸化は、ある程度の目に見えるバリアー層４が、酸化物
層６６の真下に残るように行わなければならない。これは重要なことである。と
いうのは、全ての最表面バリアー層４が酸化されると、導電性材料６８をキャビ
ティ内部に電気めっきすることができないからである。これは電流が、完全に酸
化された表面層を全く流れないためである。
【００７７】 他の実施形態においては、薄いシード層（図示せず）を、図６Ａの構造内のバ
リアー層４上に形成してもよい。この場合、基板の最表面上のシード層は陽極酸
化中に溶解して、バリアー層４が酸化するため、酸化物層６６が形成される。シ
ード層の一部は、バリアー層上方のキャビティ内に残る。
【００７８】 図６Ｃの構造を作るためには、図６Ａに示すキャビティを、陽極酸化の間じゅ
う電気的に絶縁する必要がある。そうでないと、陽極酸化が、キャビティと最表
面とを含む基板全体に影響を及ぼす。絶縁は、種々の方法によって行うことがで
きる。例えば、キャビティが狭くて深い場合には、基板を陽極酸化電解質溶液中
に、キャビティを下に向けた状態で、降ろしていくことができる。キャビティ内
に捕えられたガス／空気は、電解質溶液がキャビティ内部に達することを防ぐこ
とができるため、絶縁物として働くことができる。
【００７９】 その代わりに、絶縁材料をキャビティ内部に充填することを、基板の最表面を
陽極酸化電解質溶液にさらす前に行うことができる。例えば、図７Ａに、電解質
溶液７０が内部に収容された液体チャンバーを示す。図７Ｂにおいて、絶縁溶液
７２（重量が陽極酸化電解質溶液７０よりも軽く、電解質溶液７０と混合しない
）が、チャンバー７４内に、陽極酸化電解質溶液７０の上に配置されている。図
７Ｃにおいて、チャンバー７４を上昇させて、基板の最表面（キャビティの開放
端を有する面）が最初に絶縁溶液７２と接触するようにする。この技術を用いれ
ば、液体チャンバー７４の上昇とともに、キャビティが最初に絶縁溶液７２で充
填される。チャンバー７４をさらに上昇させれば、基板の残りの最表面（キャビ
ティの外側の部分）が、この基板最表面が電解質溶液７０と接触したときに陽極
酸化される。その結果、陽極酸化が基板の最表面に対して行なわれるときに、キ
ャビティ外部のバリアー層４の部分に酸化物層が形成される。キャビティ内の絶
縁溶液７２によって、酸化物層がキャビティ内に形成されることが防がれる。
【００８０】 図７Ａ〜７Ｃで説明したアプローチを用いて、シード層を基板の最表面から取
り除くこともできることに注意されたい。この場合、バリアー層とシード層とが
本来の基板上に存在することになる。陽極酸化電解質溶液７０を、エッチング電
解質溶液と取り替える。エッチング電解質溶液は、基板の最表面上のシード層と
接触して、このシード層を化学的にエッチングする。しかし、キャビティ内部の
シード層は絶縁溶液７２によって保護される。いったん最表面のシード層がエッ
チング除去されれば、基板をチャンバーから取り出すことができる。絶縁溶液７
２をキャビティから取り除いて、次に導電性材料を基板のキャビティ内に堆積で
きるようにする。
【００８１】 図８Ａ〜８Ｆに、導電性材料を基板のキャビティ内に堆積させるための本発明
のさらに他の実施形態を示す。図８Ａには、誘電体層２、その上に堆積されたバ
リアー層４、およびシード層６を示す。これは、図３Ａに示した構造と類似する
ものである。
【００８２】 図８Ｂにおいて、犠牲または保護層８４（例えばクロム（Ｃｒ））をシード層
６上に、厚み２５〜１０００Åで堆積させる。その後、固い光沢層８６（ＳｉＯ 2 からなる）、架橋エポキシ、ＵＶ硬化などを、Ｃｒ層８４上にコーティングし
て、図８Ｃの構造となる。
【００８３】 次に図８Ｄにおいて、基板の最表面を、例えば研磨パッドまたは溶液を用いて
平坦化する。こうして、フィールド領域上に存在する固い光沢層８６、Ｃｒ層８
４、シード層６を除去する。次に基板のキャビティ内の固い光沢層８６を、例え
ば希釈ＨＦを用いて除去して、図８Ｅの構造となる。キャビティ内に残存するＣ
ｒ層を、当該技術分野で知られている適切な溶液を用いて除去してもよい。その
後、導電性材料８８を基板のキャビティ内に、電気めっき、無電解めっきなどに
よって堆積してもよい。
【００８４】 銅およびその合金を導電性材料として用いるとともに、以下に示すような他の
導電性材料を本発明では使用してもよい。アルミニウム、鉄、ニッケル、クロム
、インジウム、鉛、スズ、鉛スズ合金、無鉛のハンダ可能合金、銀、亜鉛、カド
ミウム、チタン、タングステン、モリブデン、ルテニウム、金、パラジウム、コ
バルト、ロジウム、プラチナ、それぞれの合金、およびこれらの材料と酸素、窒
素、水素、リンとの種々の組み合わせ。
【００８５】 以上の説明では、本発明を完全に理解できるように、多数の具体的な詳細（た
とえば具体的な材料、構造、化学薬品、プロセスなど）を述べた。しかし当業者
であれば、具体的に述べた詳細に頼ることなく本発明を実施できることが分かる
であろう。
【００８６】 種々の好ましい実施形態を詳細に前述したが、当業者であれば、本発明の新規
な教示および利点から著しく逸脱することなく、典型的な実施形態の多くの変更
が可能であることを容易に認識するであろう。
【図面の簡単な説明】
【図１Ａ】 基板のキャビティ内に導電材料を堆積する従来の一方法を示す断面図。
【図１Ｂ】 基板のキャビティ内に導電材料を堆積する従来の一方法を示す断面図。
【図１Ｃ】 基板のキャビティ内に導電材料を堆積する従来の一方法を示す断面図。
【図２Ａ】 基板のキャビティ内に導電材料を堆積する従来の他の方法を示す断面図。
【図２Ｂ】 基板のキャビティ内に導電材料を堆積する従来の他の方法を示す断面図。
【図２Ｃ】 基板のキャビティ内に導電材料を堆積する従来の他の方法を示す断面図。
【図２Ｄ】 基板のキャビティ内に導電材料を堆積する従来の他の方法を示す断面図。
【図２Ｅ】 基板のキャビティ内に導電材料を堆積する従来の他の方法を示す断面図。
【図２Ｆ】 基板のキャビティ内に導電材料を堆積する従来の他の方法を示す断面図。
【図３Ａ】 本発明の好適な実施例に従って基板のキャビティ内に導電材料を堆積する方法
を示す断面図。
【図３Ｂｉ】 本発明の好適な実施例に従って基板のキャビティ内に導電材料を堆積する方法
を示す断面図。
【図３Ｂｉｉａ】 本発明の好適な実施例に従って基板のキャビティ内に導電材料を堆積する方法
を示す断面図。
【図３Ｂｉｉｂ】 本発明の好適な実施例に従って基板のキャビティ内に導電材料を堆積する方法
を示す断面図。
【図３Ｂｉｉｃ】 本発明の好適な実施例に従って基板のキャビティ内に導電材料を堆積する方法
を示す断面図。
【図３Ｂｉｉｄ】 本発明の好適な実施例に従って基板のキャビティ内に導電材料を堆積する方法
を示す断面図。
【図３Ｂｉｉｉ】 本発明の好適な実施例に従って基板のキャビティ内に導電材料を堆積する方法
を示す断面図。
【図３Ｃｉ】 本発明の好適な実施例に従って基板のキャビティ内に導電材料を堆積する方法
を示す断面図。
【図３Ｃｉｉａ】 本発明の好適な実施例に従って基板のキャビティ内に導電材料を堆積する方法
を示す断面図。
【図３Ｃｉｉｂ】 本発明の好適な実施例に従って基板のキャビティ内に導電材料を堆積する方法
を示す断面図。
【図３Ｄ】 本発明の好適な実施例に従って基板のキャビティ内に導電材料を堆積する方法
を示す断面図。
【図４Ａ】 本発明の好適な実施例に従ってキャップされた導電材料を有する多層構造を形
成する方法を示す断面図。
【図４Ｂ】 本発明の好適な実施例に従ってキャップされた導電材料を有する多層構造を形
成する方法を示す断面図。
【図４Ｃ】 本発明の好適な実施例に従ってキャップされた導電材料を有する多層構造を形
成する方法を示す断面図。
【図４Ｄ】 本発明の好適な実施例に従ってキャップされた導電材料を有する多層構造を形
成する方法を示す断面図。
【図４Ｅｉ】 本発明の好適な実施例に従ってキャップされた導電材料を有する多層構造を形
成する方法を示す断面図。
【図４Ｅｉｉ】 本発明の好適な実施例に従ってキャップされた導電材料を有する多層構造を形
成する方法を示す断面図。
【図５Ａ】 本発明の好適な実施例に従ってキャップされた導電材料を有する多層構造を形
成する他の方法を示す断面図。
【図５Ｂ】 本発明の好適な実施例に従ってキャップされた導電材料を有する多層構造を形
成する他の方法を示す断面図。
【図５Ｃ】 本発明の好適な実施例に従ってキャップされた導電材料を有する多層構造を形
成する他の方法を示す断面図。
【図５Ｄ】 本発明の好適な実施例に従ってキャップされた導電材料を有する多層構造を形
成する他の方法を示す断面図。
【図５Ｅ】 本発明の好適な実施例に従ってキャップされた導電材料を有する多層構造を形
成する他の方法を示す断面図。
【図５Ｆ】 本発明の好適な実施例に従ってキャップされた導電材料を有する多層構造を形
成する他の方法を示す断面図。
【図６Ａ】 本発明の好適な実施例に従って基板のキャビティ内に導電材料を堆積する他の
方法を示す断面図。
【図６Ｂ】 本発明の好適な実施例に従って基板のキャビティ内に導電材料を堆積する他の
方法を示す断面図。
【図６Ｃ】 本発明の好適な実施例に従って基板のキャビティ内に導電材料を堆積する他の
方法を示す断面図。
【図７Ａ】 本発明の好適な実施例に従って基板のキャビティ内に絶縁材料を堆積する方法
を示す断面図。
【図７Ｂ】 本発明の好適な実施例に従って基板のキャビティ内に絶縁材料を堆積する方法
を示す断面図。
【図７Ｃ】 本発明の好適な実施例に従って基板のキャビティ内に絶縁材料を堆積する方法
を示す断面図。
【図８Ａ】 本発明の好適な実施例に従って基板のキャビティ内に導電材料を堆積するさら
に他の方法を示す断面図。
【図８Ｂ】 本発明の好適な実施例に従って基板のキャビティ内に導電材料を堆積するさら
に他の方法を示す断面図。
【図８Ｃ】 本発明の好適な実施例に従って基板のキャビティ内に導電材料を堆積するさら
に他の方法を示す断面図。
【図８Ｄ】 本発明の好適な実施例に従って基板のキャビティ内に導電材料を堆積するさら
に他の方法を示す断面図。
【図８Ｅ】 本発明の好適な実施例に従って基板のキャビティ内に導電材料を堆積するさら
に他の方法を示す断面図。
【図８Ｆ】 本発明の好適な実施例に従って基板のキャビティ内に導電材料を堆積するさら
に他の方法を示す断面図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/288 Ｈ０１Ｌ 21/304 ６２１Ｄ 21/304 ６２１ ６２２Ｔ ６２２ 21/90 Ａ (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ， ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ， ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，Ｋ Ｅ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ， ＺＷ (72)発明者 ベイソル、ブレント アメリカ合衆国、カリフォルニア州 90266 マンハッタン・ビーチ、メイプ ル・アベニュー 3001 Ｆターム(参考） 4K023 AA19 BA06 BA12 BA21 BA29 4K024 AA01 AA02 AA03 AA04 AA05 AA06 AA07 AA08 AA09 AA10 AA14 AA22 AB01 AB02 AB06 AB08 BA11 BB11 BC01 CA06 DA05 DA07 EA06 FA05 GA16 4K044 AA11 AB02 BA01 BA02 BA06 BA08 BA10 BB03 BC14 CA14 CA15 CA18 4M104 BB04 DD52 DD53 FF16 FF22 5F033 HH11 HH17 HH21 JJ01 JJ11 JJ17 JJ21 MM01 MM02 MM12 MM13 NN06 NN07 PP07 PP27 PP28 QQ08 QQ31 QQ48 WW00 WW02 WW05 WW08 【要約の続き】

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】 その上に形成されたバリアー層およびシード層を有する基板のキャビティに導電
    材料を堆積する方法であって、 パッド材料を用いて基板の上面からシード層の所定の一部を除去し、一方で基板
    のキャビティからシード層の他の一部が除去されるのを防止する工程と； シード層の所定の一部を除去した後に基板上面のバリアー層の一部を露出させる
    工程と； 基板のキャビティ内のシード層上に導電材料を堆積する工程と を有する方法。
  2. 【請求項２】 基板の上面からシード層の所定の一部を除去する工程が、研
    磨粒子を含むパッド材料を用いてシード層の所定の一部を研磨する工程を含む請
    求項１記載の方法。
  3. 【請求項３】 研磨工程が、パッド材料または基板の一方を、円方向に毎分
    ５０〜２０００回転の速度で２〜６０秒間回転させることを含む請求項２記載の
    方法。
  4. 【請求項４】 研磨工程が、パッド材料または基板の一方を、円方向に毎分
    １００〜１２００回転の速度で５〜２５秒間回転させることを含む請求項２記載
    の方法。
  5. 【請求項５】 研磨工程が、パッド材料を用い、基板上面のシード層の所定
    の一部と、インチ当り０．０５から５ポンドの範囲の圧力で接触させる工程を含
    む請求項２記載の方法。
  6. 【請求項６】 基板が誘電体層を有する請求項１記載の方法。
  7. 【請求項７】 誘電体層が二酸化シリコン層を含む請求項６記載の方法。
  8. 【請求項８】 導電材料が、銅、アルミニウム、鉄、ニッケル、クロム、イ
    ンジウム、鉛、スズ、鉛−スズ合金、無鉛はんだ合金、銀、亜鉛、カドミウム、
    チタン、タングステン、モリブデン、ルテニウム、およびこれらの組み合わせの
    うち１種を含む請求項１記載の方法。
  9. 【請求項９】 その上に形成されたバリアー層およびシード層を有する基板のキャビティに導電
    材料を堆積する方法であって、 （１）パッド材料を用いて基板の上面からシード層の一部を選択的に除去し、一
    方で同時に基板のキャビティ内のシード層上に第１の導電材料を付ける工程と； （２）シード層の一部を選択的に除去した後に基板上面のバリアー層の一部を露
    出させる工程と； （３）基板のキャビティ内に第２の導電材料を堆積する工程と を有する方法。
  10. 【請求項１０】 工程（１）が、さらに、 それに取り付けられたパッド材料を有するアノードを用いてシード層の一部を研
    磨する工程と、 アノードと基板との間に第１の電流密度を印加して、第１の導電材料がパッド材
    料から基板のキャビティに流されるようにする工程と を有する請求項９記載の方法。
  11. 【請求項１１】 工程（３）が、さらに、アノードと基板との間に第２の電
    流密度を印加して、第２の導電材料がパッド材料から基板のキャビティに流され
    るようにする工程を有する請求項１０記載の方法。
  12. 【請求項１２】 第１の電流密度が０．０５〜１０ｍＡ／ｃｍ2である請求
    項１１記載の方法。
  13. 【請求項１３】 第１の導電材料が毎分０．１〜５ガロンの速度で流される
    請求項１１記載の方法。
  14. 【請求項１４】 第２の電流密度が５〜２５０ｍＡ／ｃｍ2である請求項１
    １記載の方法。
  15. 【請求項１５】 第１の導電材料と第２の導電材料とが同じ材料を含む請求
    項９記載の方法。
  16. 【請求項１６】 第１の導電材料がクロムを含み、第２の導電材料が銅を含
    む請求項９記載の方法。
  17. 【請求項１７】 その上に形成されたバリアー層およびシード層を有する基板のキャビティに複数
    の導電材料を堆積する方法であって、 （３）基板のキャビティ内およびフィールド領域上に部分的に第１の導電材料を
    堆積する工程と； （４）基板のフィールド領域上から第１の導電材料を除去する工程と； （５）キャビティ内の第１の導電材料上に第２の導電材料を堆積する工程と を有する方法。
  18. 【請求項１８】 第１の導電材料が銅を含み、第２の導電材料がＣｕ−Ｓｎ
    およびＣｕ−Ｉｎのうち１種を含む請求項１７記載の方法。
  19. 【請求項１９】 第１の導電材料を電着を用いて堆積し、第２の導電材料を
    無電解めっき、電着、およびＣＶＤのうち１つを用いて堆積する請求項１７記載
    の方法。
  20. 【請求項２０】 さらに、第１の導電材料と第２の導電材料との間に境界層
    を堆積し、第１の導電材料が第２の導電材料と相互混合しないようにする請求項
    １７記載の方法。
  21. 【請求項２１】 境界層が、アルファＴａ、Ｃｒ、ＣｏＰ、ＷＣｏＰのうち
    １種を含む請求項２０記載の方法。
  22. 【請求項２２】 その上に形成されたバリアー層およびシード層を有する基板上の導電材料を用い
    て均一な被覆導電層を形成する方法であって、 （１）基板のキャビティ内に導電材料を堆積し、一方で同時にアノードに取り付
    けられたパッド材料を用いてフィールド領域から導電材料を研磨し、堆積速度と
    研磨速度とが実質的に同じである工程と； （２）キャビティを完全に導電材料で充填した後、堆積速度を研磨速度よりも増
    加させる工程と； （３）基板上に均一な被覆導電層を形成する工程と を有する方法。
  23. 【請求項２３】 工程（１）が、アノードと基板との間の１０ｍＡ／ｃｍ2
    〜１０．５ｍＡ／ｃｍ2の電流密度で、導電材料を基板上に堆積することを含む
    請求項２２記載の方法。
  24. 【請求項２４】 均一な被覆導電材料が０．１〜１０００Åの範囲である請
    求項２２記載の方法。
  25. 【請求項２５】 その上に形成されたバリアー層およびシード層を有する基板のキャビティに導電
    材料を堆積する方法であって、 基板上面にあるバリアー層の所定の一部上に酸化物層を形成し、一方で酸化物層
    がキャビティ内にあるバリアー層の他の一部上に形成されるのを防止する工程と
    ； 基板の全面に導電材料を堆積し、導電材料を主に基板のキャビティ内に形成する
    工程と を有する方法。
  26. 【請求項２６】 バリアー層の所定の一部上に酸化物層を形成する工程が、
    基板上面のバリアー層を陽極酸化する工程を含む請求項２５記載の方法。
  27. 【請求項２７】 酸化物層がキャビティ内のバリアー層上に形成されるのを
    防止する工程が、キャビティ内のバリアー層上に絶縁層を形成する工程を含む請
    求項２５記載の方法。
  28. 【請求項２８】 その上に形成されたバリアー層およびシード層を有する基板のキャビティに導電
    材料を堆積する方法であって、 シード層上にクロム層を堆積する工程と； クロム層上に二酸化シリコン層を堆積する工程と； 基板のフィールド領域から二酸化シリコン層、クロム層、およびシード層を除去
    し、一方で基板のキャビティから二酸化シリコン層およびクロム層が除去される
    のを防止する工程と； 希ＨＦ溶液を用いてキャビティから二酸化シリコン層を除去する工程と； 基板のキャビティ内に導電材料を堆積する工程と を有する方法。
  29. 【請求項２９】 基板のキャビティ内に導電材料を堆積し、一方で導電材料が基板のフィールド領
    域上に形成されるのを防止するための電解質溶液であって、金属イオンのソース
    、電流キャリアのソース、塩素イオンを形成するソース、レベリング添加剤のソ
    ース、金属の酸化剤、パッシベーション剤、および界面活性剤を含有する溶液。
  30. 【請求項３０】 金属イオン濃度が１／２〜４０ｇ／Ｌであり、酸濃度が０
    ．０５〜１８体積％であり、塩素イオン濃度が２〜１８０ｐｐｍであり、平坦化
    添加剤濃度が０．１〜６０ｇ／Ｌである、パッシベーション剤濃度が０．０００
    ５〜１Ｍであり、界面活性剤濃度が２０〜８００ｐｐｍである請求項２９記載の
    溶液。
JP2001524131A 1999-09-17 2000-09-13 新規なチップ相互配線およびパッケージング堆積方法および構造体 Pending JP2003525523A (ja)

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