JP2005039142A - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 55
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 238000007747 plating Methods 0.000 claims abstract description 104
- 238000000034 method Methods 0.000 claims abstract description 71
- 238000009713 electroplating Methods 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 239000000463 material Substances 0.000 claims abstract description 3
- 230000001186 cumulative effect Effects 0.000 abstract 1
- 238000009413 insulation Methods 0.000 abstract 1
- 239000007788 liquid Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 80
- 239000010949 copper Substances 0.000 description 60
- 230000007547 defect Effects 0.000 description 24
- 239000011229 interlayer Substances 0.000 description 15
- 238000005530 etching Methods 0.000 description 14
- 239000002184 metal Substances 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000000654 additive Substances 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 238000011282 treatment Methods 0.000 description 6
- 230000000996 additive effect Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000002265 prevention Effects 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910000365 copper sulfate Inorganic materials 0.000 description 1
- ARUVKPQLZAKDPS-UHFFFAOYSA-L copper(II) sulfate Chemical compound [Cu+2].[O-][S+2]([O-])([O-])[O-] ARUVKPQLZAKDPS-UHFFFAOYSA-L 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000005416 organic matter Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
- H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Electroplating Methods And Accessories (AREA)
Abstract
【課題】 電解めっき法により配線用溝やビア孔に形成された導電層の埋設性が向上し、かつボトムアップ性がウエハ面内でより均一となる半導体装置の製造方法を提供する。
【解決手段】 半導体基板上の絶縁膜に形成された、配線用溝およびビア孔のうち少なくともいずれか一方に導電層を埋め込むための電解めっき法は、導電層の材料を含んだめっき液の単位面積あたりに流れる電流値である電流密度とめっき時間との積である積算電流密度が所定の値となる条件でめっき処理を行う第１のステップと、第１のステップよりも電流密度が小さい条件でめっき処理を行う第２のステップとを有するものである。
【選択図】 図１
【解決手段】 半導体基板上の絶縁膜に形成された、配線用溝およびビア孔のうち少なくともいずれか一方に導電層を埋め込むための電解めっき法は、導電層の材料を含んだめっき液の単位面積あたりに流れる電流値である電流密度とめっき時間との積である積算電流密度が所定の値となる条件でめっき処理を行う第１のステップと、第１のステップよりも電流密度が小さい条件でめっき処理を行う第２のステップとを有するものである。
【選択図】 図１
Description
本発明は、ビアおよび配線のうち少なくともいずれか一方を有する半導体装置の製造方法に関する。
従来、メモリおよびロジック等の半導体装置には、半導体基板上に形成されたトランジスタ、抵抗、および容量等の半導体素子と、半導体素子上の絶縁膜を介して形成された配線と、半導体素子および配線を接続するためのビアとを備えたものがある。
図６は半導体装置の一構成例を示す断面図である。なお、半導体素子の構成については図に示すことを省略している。
図６に示すように、半導体装置は、半導体基板１００上の下地絶縁膜１１０上に形成された第１の配線１１４と、第１の配線１１４と層間絶縁膜を介して形成された第２の配線１３６と、第１の配線１１４および第２の配線１３６を電気的に導通可能に接続するためのビア１３４とを有する構成である。
第１の配線１１４は第１のエッチングストッパ膜１１２および第１の層間絶縁膜１１３中に形成されている。ビア１３４は第２のエッチングストッパ膜１１６および第２の層間絶縁膜１１８中に形成されている。第２の配線１３６は第３のエッチングストッパ膜１３８および第３の層間絶縁膜１４０中に形成されている。
第２の配線１３６の上面は配線に含まれる金属の拡散を防ぐための金属拡散防止膜１４２で覆われている。第２の配線１３６上には、半導体装置の外部と電気的に導通を得るためのボンディングパッド（不図示）と、水分の浸入を防ぐための保護膜１４４とが形成されている。
上記配線やビアの形成方法には、配線用溝やビア孔に銅（Ｃｕ）などの金属を含む導電層を埋め込んだ後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理により余分な導電層を削って配線やビアを形成するダマシン法がある。このダマシン法において、配線用溝やビア孔に導電層を埋め込む方法の一つとして電解めっき法が開示されている（例えば、特許文献１参照）。電解めっき法について以下に説明する。
図７は電解めっき法で用いられる電解めっき装置の一構成例を示すブロック図である。なお、以下では、シリコンおよびガリウムヒ素等の半導体基板の単体だけでなく、半導体基板に半導体素子や配線等が形成されたものも含めてウエハと称する。また、電解めっき装置は銅の形成装置とする。
図７に示すように、電解めっき装置は、めっきされるウエハＷを装着するためのウエハホルダ１２と、めっき液Ｄを溜めておくためのめっき槽１４と、カソードとなるウエハＷに対向して設けられたアノード１６と、ウエハＷおよびアノード１６間に電流を流すための電源ユニット１８と、ウエハＷおよびアノード１６間の電圧および電流を測定するための電圧計／電流計２０と、ウエハＷおよびアノード１６間に流す電流を制御し、ウエハＷおよびアノード１６間に印加する電圧を制御する制御部２２とを有する。また、電解めっき装置は、ウエハホルダ１２にウエハＷを装着してウエハＷをめっき液Ｄに浸漬し、めっき処理を行った後にウエハホルダ１２からウエハＷをはずす搬送ロボット（不図示）を備えている。めっき液Ｄは、例えば、微量の添加剤を含む硫酸銅である。
操作者が絶縁膜表面の所定の開孔パターンにバリアメタル層とＣｕシード層が順に形成されたウエハＷを所定の搬出入位置に置くと、電解めっき装置の搬送ロボット（不図示）がウエハホルダ１２にウエハＷを装着してウエハＷをめっき液Ｄに浸漬し、続いて、制御部２２が電圧計／電流計２０の測定値をモニタしながらウエハＷとアノード１６間に所定の電流を流すように電源ユニット１８を制御することで、開孔パターンにＣｕめっき層が形成される。
次に、上記半導体装置の製造方法について説明する。
図８および図９は半導体装置の製造方法を示す断面図である。なお、半導体基板には図に示さない半導体素子が形成されているものとし、その詳細な説明を省略する。
図６に示した半導体基板１００上に半導体素子（不図示）を形成した後、下地絶縁膜１１０を形成する。下地絶縁膜１１０上に第１のエッチングストッパ膜１１２と第１の配線１１４を絶縁するための第１の層間絶縁膜１１３とを形成する。続いて、公知のリソグラフィ工程およびエッチング工程により、第１のエッチングストッパ膜１１２と第１の層間絶縁膜１１３に所定の第１の溝パターンを形成し、第１の溝パターンに導電層を埋め込んでダマシン法により第１の配線１１４を形成する。そして、第１の配線１１４の上面を覆う第２のエッチングストッパ膜１１６を形成し、さらに、第２の層間絶縁膜１１８および反射防止膜１２０を順に形成する。その後、公知のリソグラフィ工程によりビア孔パターン１２２が形成されたレジスト１２４を形成する（図８（ａ））。
図８（ｂ）に示すように、異方性エッチングを行ってレジスト１２４に覆われていない部位の反射防止膜１２０、第２の層間絶縁膜１１８および第２のエッチングストッパ膜１１６を除去してビア孔１２６を形成した後、アッシングおよび剥離液によりレジスト１２４と反射防止膜１２０とを除去する。
続いて、図８（ｃ）に示すように、第２の層間絶縁膜１１８上面とビア孔１２６にＣｕの拡散を防止するための、タンタル（Ｔａ）を含むバリアメタル層１３０を形成した後、Ｃｕめっき成長を行うためのＣｕシード層１３２を形成する。その後、図７に示した電解めっき装置にウエハＷを装着し、所定の電流密度の電流をウエハＷとアノード１６との間に流してめっき処理を行う。
図１０は電解めっき処理の際のウエハとアノード間に流れる電流を示すグラフである。横軸はめっき処理を開始してからの処理時間を示し、縦軸は電流を示す。
図１０に示すように、電解めっき処理を開始してから、一定の電流値で所定の時間電流を流してＣｕめっき層を形成している。この場合の電流値は１．０〜５．０Ａ程度であった。
上記めっき処理により、図９（ｄ）に示すように、Ｃｕシード層１３２を含むＣｕ層１３３が形成される。その後、ＣＭＰ処理を行って第２の層間絶縁膜１１８の上面が露出するまでＣｕ層１３３およびバリアメタル層１３０を研磨してビア１３４を形成する。続いて、ビア１３４上面を覆う第３のエッチングストッパ膜１３８を形成し、第３の層間絶縁膜１４０を形成する（図９（ｅ））。
そして、上記第１の配線１１４と同様にダマシン法により、図９（ｆ）に示すように、第３のエッチングストッパ膜１３８および第３の層間絶縁膜１４０に設けられた所定の第２の溝パターンに導電層を埋め込んだ第２の配線１３６を形成し、第２の配線１３６上面を覆う金属拡散防止膜１４２を形成する。その後、図に示さないボンディングパッドを形成し、図６に示した保護膜１４４を形成する。
特開平１１−０９７３９１号公報
上述のビア孔へのＣｕめっき層形成方法では、ウエハホルダ１２に接触するウエハエッジにカソード側としての電圧を印加しており、ウエハエッジからウエハ中心までの抵抗値によりウエハ周辺側とウエハ中心側とで電圧差が生じ、ビア孔底部からのＣｕの成長性を示すボトムアップ性がウエハの周辺側に比べて中心側が悪かった。そのため、ビア孔へのＣｕの埋設不良が生じるおそれがあった。ここで、上記ボトムアップ性について説明する。
図１１はボトムアップ性を説明するためのビア孔を示す断面模式図である。
絶縁膜１５０にビア孔１５２を形成してバリアメタル層およびシード層を形成したウエハに電解めっき法でＣｕめっき層を形成すると、Ｃｕめっき層の形成速度がビア孔１５２の底部と絶縁膜１５０の上面上とで異なる。図１１に示すように、Ｃｕめっき層形成速度について絶縁膜１５０の上面上をａ、ビア孔１５２の底部をｂとし、ボトムアップ比をｂ／ａと表わすと、ボトムアップ比が大きい方ほどビア孔へのＣｕ埋設性がよくなり、ボトムアップ性がよいことになる。
特に、シード層の酸化やシード層への有機物等の不純物付着によりめっき成長が抑制されると、ウエハ中心側でのＣｕ埋設不良が顕著となる。これは、ウエハエッジからウエハ中心までの抵抗値が大きくなることでウエハ中心付近での実効的な電圧がさらに低下し、ウエハおよびアノード間に印加する電圧が小さいと、その影響がより大きくなるからである。そのため、ウエハ中心付近ではめっき処理の初期段階で十分なＣｕ成長が起こらず、ビア孔へのＣｕの埋め込み性がウエハ周辺側に比べて悪くなる。また、ウエハサイズの大口径化や微細化に伴ったシード層の薄膜化によりウエハエッジからウエハ中心までの抵抗値がより大きくなると、ウエハ中心付近でのＣｕ埋設性がさらに悪くなる。
また、ウエハの周辺側と中心側とでボトムアップ性に差があるため、Ｃｕ層の膜厚の面内均一性が悪くなるという問題があった。
さらに、電解めっき装置がめっき槽を複数備えている場合には、めっき処理の初期段階におけるＣｕ成長についてのめっき槽間の電流値ばらつきが問題になるおそれがあった。これは、ウエハをめっき液に浸漬するとき、電流値をモニタできないため電圧制御で電流を流すが、その電流の値が小さいためめっき槽間の電流値ばらつきの方が相対的に大きくなり、ボトムアップ性およびＣｕ埋設性のめっき槽間差が生じやすくなるためである。
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、電解めっき法により配線用溝やビア孔に形成された導電層の埋設性が向上し、かつボトムアップ性がウエハ面内でより均一となる半導体装置の製造方法を提供することを目的とする。
上記目的を達成するための本発明の半導体装置の製造方法は、半導体基板上の絶縁膜に形成された、配線用溝およびビア孔のうち少なくともいずれか一方に電解めっき法により導電層を埋め込む工程を有する半導体装置の製造方法であって、
前記電解めっき法は、
前記導電層の材料を含んだめっき液の単位面積あたりに流れる電流値である電流密度とめっき時間との積である積算電流密度が所定の値となる条件でめっき処理を行う第１のステップと、該第１のステップよりも前記電流密度が小さい条件でめっき処理を行う第２のステップとを有するものである。
前記電解めっき法は、
前記導電層の材料を含んだめっき液の単位面積あたりに流れる電流値である電流密度とめっき時間との積である積算電流密度が所定の値となる条件でめっき処理を行う第１のステップと、該第１のステップよりも前記電流密度が小さい条件でめっき処理を行う第２のステップとを有するものである。
本発明では、ボトムアップ性を向上するための電流を流して所定の時間めっき処理を行った後、導電層の欠陥の発生率が小さくなる条件で電流を流してめっき処理を行っている。第１のステップでのめっき処理が所定の積算電流密度を越えないようにしているため、形成される導電層は、埋め込み性がよくなるとともに、全体として欠陥の発生が抑制される。
また、上記本発明の半導体装置の製造方法において、前記積算電流密度が０．０１〜０．１Ａ・ｓｅｃ／ｃｍ2であることとしてもよい。
本発明では、積算電流密度を０．０１〜０．１Ａ・ｓｅｃ／ｃｍ2にすることにより、第１のステップで形成される導電層による欠陥の発生が抑制される。
また、上記本発明の半導体装置の製造方法において、前記第１のステップで前記めっき液に印加する電圧が所定の一定値であることとしてもよい。
本発明では、第１のステップで、めっき液に流れる電流をモニタできなくても、所定の電圧値に制御することにより、めっき液に流れる電流が安定する。
また、上記本発明の半導体装置の製造方法において、前記第１のステップにおけるめっき処理の開始前から前記電圧を前記めっき液に印加することとしてもよい。
本発明では、めっき処理前からめっき液に所定の電圧を印加しておくことで、半導体基板をめっき液に浸漬したときに、速やかにめっき処理を開始できる。
また、上記本発明の半導体装置の製造方法において、前記電圧の値が１．５９〜３．８３ｍＶ／ｃｍ2であることとしてもよい。
本発明では、めっき液に印加する電圧の値を１．５９〜３．８３ｍＶ／ｃｍ2にすることで、めっき液の抵抗値からめっき液に流れる電流の電流密度が４．７７〜１９．２ｍＡ／ｃｍ2となり、形成される導電層の埋め込み性が向上するとともに、導電層の欠陥の発生が抑制される。
また、上記本発明の半導体装置の製造方法において、前記第１のステップの電流密度が４．７７〜１９．２ｍＡ／ｃｍ2であることとしてもよい。
本発明では、第１のステップの電流密度を４．７７〜１９．２ｍＡ／ｃｍ2にすることで、形成される導電層の埋め込み性が向上するとともに、導電層の欠陥の発生が抑制される。
また、上記本発明の半導体装置の製造方法において、前記第２のステップの電流密度が所定の一定値であることとしてもよい。
本発明では、第２のステップの電流密度を一定の値にすることで、ムラのない緻密な導電層が形成される。
さらに、上記本発明の半導体装置の製造方法において、前記第２のステップの電流密度が１．５〜１３ｍＡ／ｃｍ2であることとしてもよい。
本発明では、第２のステップの電流密度を１．５〜１３ｍＡ／ｃｍ2にすることで、めっき処理のスループットが確保され、形成される導電層による欠陥の発生が抑制される。
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
本発明によれば、電解めっき法によるめっき処理工程の第１のステップで高電流化して所定の時間めっき処理を行うことにより、実行的な電圧が低下している半導体基板面の中心付近でもめっき処理の初期段階に十分な成長が起こり、ボトムアップ性を向上させることができ、導電層の良好な埋設が得られる。
また、高電流が流れるステップの処理時間が短く、導電層の大部分が低電流で形成されるため、その後のＣＭＰ処理での欠陥の発生を抑制できる。
また、半導体基板面の周辺側と中心側とでボトムアップ性の差が小さくなるため、半導体基板面に形成される導電層の膜厚の均一性が向上する。
さらに、めっき槽が複数ある場合でも、第１のステップが高電流値であるためめっき槽間のばらつきを吸収し、埋設性およびボトムアップ性のめっき槽間差がより小さくなる。
本発明の半導体装置の製造方法は、電解めっき法によるめっき処理工程に、ボトムアップ比を向上させるための条件の第１のステップと、ＣＭＰ処理後の欠陥数を抑制させるための条件の第２のステップとを有することを特徴とする。
本発明の半導体装置の製造方法について説明する。ここでは、ビアの形成の場合について詳細に説明する。
図１は半導体装置の製造方法を示す断面図である。なお、図１は図８（ｃ）で示した工程で形成したビア孔付近を拡大した断面図である。また、従来と同様の構成については同一の符号を付し、その詳細な説明を省略する。
図１（ａ）に示すように、下地絶縁膜１１０上の第１の配線１１４上に形成されたビア孔１２６にバリアメタル層１３０とＣｕシード層１３２とを形成した後、ウエハＷを電解めっき装置のウエハホルダ１２に装着して電解めっき処理を以下に示す２段階（ステップ）で行う。
第１のステップとして、ウエハＷとアノード１６間に印加する電圧を制御して、ウエハＷとアノード１６間のめっき液の単位面積あたりに流れる電流値である電流密度が従来よりも大きい電流を所定の時間流して第１のＣｕめっき層１６０を形成する（図１（ｂ））。
続いて、第２のステップとして、第１のステップよりも電流密度が小さい電流を所定の時間流して第２のＣｕめっき層を形成し、第１のＣｕめっき層１６０および第２のＣｕめっき層からなるＣｕめっき層１６４を形成する（図１（ｃ））。その後、従来と同様にしてＣＭＰ処理を行ってビアを形成する。
図２はＣｕめっき層形成の際のウエハとアノード間の電流を示すグラフである。横軸はめっき処理を開始してからの処理時間を示し、縦軸は電流を示す。
図２に示すように、第１のステップでは電流値４．０Ａ、めっき時間２秒の処理を行い、第２のステップでは電流値１．０Ａ、めっき時間９８秒の処理を行った。第１のステップでは、第２のステップよりも大きい電流を流してＣｕめっき層を形成してボトムアップ比を向上させている。第２のステップでは第１のステップよりも小さい電流を流してＣｕめっき層を形成することで、Ｃｕめっき層全体としてＣＭＰ処理での欠陥の発生を抑制している。また、各ステップでは電流を一定にすることで、ムラのない緻密なＣｕめっき層が形成される。
次に、第１のステップの条件について詳細に検討した結果について説明する。
はじめに、上記電流密度とめっき時間との積である積算電流密度と、Ｃｕ層欠陥数との関係について説明する。
図３は第１のステップの積算電流密度と欠陥数との関係を示すグラフである。横軸は第１のステップの積算電流密度を示す。縦軸はビア孔にＣｕ層を埋め込んだ後ＣＭＰ処理をしたときに発生する欠陥数の大きさを示す。なお、第１のステップの後に上記第２のステップを行っており、第２のステップの条件を一定とした。
図３のグラフに示すように、積算電流密度が０．０１から０．１ａｍｐ・ｓｅｃ／ｃｍ2（以下、単位を「Ａ・ｓｅｃ／ｃｍ2」と表記する）までは欠陥数がほぼ一定であるが、０．１Ａ・ｓｅｃ／ｃｍ2を越えると急激に欠陥数が増加している。このことから、Ｃｕ層形成後のＣＭＰ処理で発生する欠陥を抑制するには、第１のステップによるＣｕめっき層の形成は積算電流密度を０．１Ａ・ｓｅｃ／ｃｍ2以下にするとよいことがわかる。
一方、第１のステップでめっき液Ｄに含まれる添加剤が均一に吸着した状態のＣｕめっき層を形成しないと、第２のステップでめっき成長が均一に行われなくなるおそれがある。そのため、第１のステップでＣｕシード層１３２上に少なくとも１原子層（モノレイヤー）形成する必要がある。積算電流密度を０．０１Ａ・ｓｅｃ／ｃｍ2とすればＣｕシード層１３２上に均一に２モノレイヤー形成することになり、Ｃｕシード層１３２上面が第１のＣｕめっき層１６０で十分に被覆され、添加剤が有効に作用する。
上述のことから、第１のステップにおける積算電流密度は０．０１〜０．１Ａ・ｓｅｃ／ｃｍ2の範囲であることが望ましい。
次に、第１のステップの電流密度に対するＣｕ層欠陥数およびボトムアップ性について説明する。
図４は第１のステップの電流密度に対するＣｕ層欠陥数およびボトムアップ比を示すグラフである。横軸は図７で示した装置のウエハＷとアノード１６間のめっき液Ｄに流す電流の電流密度を示す。左側縦軸は図３と同様にＣＭＰ処理後の欠陥数であり、右側縦軸はボトムアップ比を示す。
図４に示すグラフから電流密度とＣｕ層欠陥数の関係をみると、欠陥数を抑制するには電流密度を１９．２ｍＡ／ｃｍ2以下にするとよいことがわかる。
また、図４に示すグラフから電流密度とボトムアップ比の関係をみると、ボトムアップ比は、電流密度が４．７７ｍＡ／ｃｍ2以上から向上し、約１０〜２０ｍＡ／ｃｍ2でほぼ一定になり、約２０ｍＡ／ｃｍ2を越えると小さくなる。このことから、第１のステップの電流密度を４．７７ｍＡ／ｃｍ2以上２０ｍＡ／ｃｍ2以下にするとよいことがわかる。
上述のことから、第１のステップの電流密度は４．７７〜１９．２ｍＡ／ｃｍ2であることが望ましい。
図３および図４に示した結果をまとめると、第１のステップについて、電流密度は４．７７〜１９．２ｍＡ／ｃｍ2であることが望ましく、積算電流密度は０．０１〜０．１Ａ・ｓｅｃ／ｃｍ2であることが望ましい。第１のステップの処理時間は、例えば、第１のステップの電流密度を４．７７ｍＡ／ｃｍ2、積算電流密度を０．０１Ａ・ｓｅｃ／ｃｍ2とすれば約２．１秒となる。
なお、電解めっき装置の制御部２２は、ウエハＷがめっき液Ｄに浸漬する際にウエハＷとアノード１６間の電流が安定しないため電流値で直接制御せず、第１のステップの初期段階では上記電流が一定になるように、ウエハＷとアノード１６間に印加する電圧を制御するようにしてもよい。この場合、第１のステップでの電流密度が４．７７〜１９．２ｍＡ／ｃｍ2になるように、めっき液Ｄの抵抗値を考慮して印加する電圧を１．５９〜３．８３ｍＶ／ｃｍ2の範囲で一定の値にする。
また、ウエハＷをめっき液Ｄに浸漬したときに第１のステップの処理を速やかに開始可能とするために、ウエハＷをめっき液Ｄに浸漬する前に予めめっき液Ｄに所定の電圧を印加しておいてもよい。
さらに、第２のステップの電流密度は、ＣＭＰ処理で欠陥を起こさず、かつスループットを確保するために、１．５〜１３ｍＡ／ｃｍ2の範囲であることが望ましい。
次に、ボトムアップ性の面内差について従来の場合と比較した結果について説明する。
図５は従来の場合と本発明の場合とのボトムアップ比の面内差を示すグラフである。横軸の「改善後」は本発明の場合を示す。縦軸はウエハ周辺のボトムアップ比に対するウエハ中心付近のボトムアップ比の割合を示す。以下では、その割合をボトムアップ性の比と称する。
図５に示すように、従来の場合ではボトムアップ性の比の値が約０．４であるのに対し、本発明ではボトムアップ性の比の値がほぼ１．０であった。本発明の場合では、ウエハ周辺と中心付近とでボトムアップ性がほぼ同じであることがわかる。
本発明では、上述のようにして、高い電圧を電極間に印加した状態でウエハをめっき液に浸漬して第１のステップを高電流化することにより、実行的な電圧が低下しているウエハ面の中心付近でもめっき処理の初期段階に十分な成長が起こり、ボトムアップ性を向上させることができ、Ｃｕめっき層の良好な埋設が得られる。
また、高電流が流れるステップの処理時間が短く、Ｃｕめっき層の大部分が低電流でめっき成長するため、ＣＭＰ処理での欠陥の発生を抑制できる。
また、ウエハ面の周辺側と中心側とでボトムアップ性の差が小さくなるため、ウエハ面に形成されるＣｕ層の膜厚の均一性が向上する。
さらに、電解めっき装置がめっき槽を複数備えている場合でも、ウエハをめっき液に浸漬するとき、第１のステップの電流が小さいとめっき槽間の電流値ばらつきの方が相対的に大きくなるが、第１のステップの電流が大きいとめっき槽間の電流値ばらつきの方が相対的に小さくなるため、埋設性およびボトムアップ性についてのめっき槽間差がより小さくなる。同一めっき槽における処理間のばらつきに対しても同様の効果が得られる。
なお、上記実施例では、電解めっき法による処理を２ステップとしたが、電解めっき法は２ステップに限らず、３以上のステップであってもよい。上記第１のステップおよび第２のステップの電流方向を順方向とすれば、第２のステップの後、例えば、めっき液の添加剤をＣｕめっき層表面から除去するために電流を逆方向に流す第３のステップを行い、さらに、Ｃｕめっき層を成長させるために電流を順方向に流す第４のステップを行うようにしてもよい。
また、上記実施例ではビア形成について説明したが、配線形成に本発明の製造方法を適用してもよい。また、ビアまたは配線形成のためのシングルダマシン法に限らず、ビアと配線とを一体にして形成するデュアルダマシン法に適用してもよい。
また、第１の配線および第２の配線の２層配線の場合で説明したが、配線層は３層以上あってもよい。
さらに、上記Ｃｕシード層の代わりに、少なくとも１つ以上の添加元素を含むＣｕ合金シード層を用いてもよい。添加元素は、例えば、すず、チタンおよびアルミニウム等の元素である。添加元素によりシード層の抵抗値が大きくなっても、上述のことから本発明によりウエハ中心付近でのＣｕ埋設不良がより抑制される。
１２ ウエハホルダ
１４ めっき槽
１６ アノード
１８ 電源ユニット
２０ 電圧計／電流計
２２ 制御部
１００ 半導体基板
１１０ 下地絶縁膜
１１２ 第１のエッチングストッパ膜
１１３ 第１の層間絶縁膜
１１４ 第１の配線
１１６ 第２のエッチングストッパ膜
１１８ 第２の層間絶縁膜
１２０ 反射防止膜
１２２ ビア孔パターン
１２４ レジスト
１２６ ビア孔
１３０ バリアメタル層
１３２ Ｃｕシード層
１３３ Ｃｕ層
１３４ ビア
１３６ 第２の配線
１３８ 第３のエッチングストッパ膜
１４０ 第３の層間絶縁膜
１４２ 金属拡散防止膜
１４４ 保護膜
１５０ 絶縁膜
１６０ 第１のＣｕめっき層
１６４ Ｃｕめっき層
Ｄ めっき液
Ｗ ウエハ
１４ めっき槽
１６ アノード
１８ 電源ユニット
２０ 電圧計／電流計
２２ 制御部
１００ 半導体基板
１１０ 下地絶縁膜
１１２ 第１のエッチングストッパ膜
１１３ 第１の層間絶縁膜
１１４ 第１の配線
１１６ 第２のエッチングストッパ膜
１１８ 第２の層間絶縁膜
１２０ 反射防止膜
１２２ ビア孔パターン
１２４ レジスト
１２６ ビア孔
１３０ バリアメタル層
１３２ Ｃｕシード層
１３３ Ｃｕ層
１３４ ビア
１３６ 第２の配線
１３８ 第３のエッチングストッパ膜
１４０ 第３の層間絶縁膜
１４２ 金属拡散防止膜
１４４ 保護膜
１５０ 絶縁膜
１６０ 第１のＣｕめっき層
１６４ Ｃｕめっき層
Ｄ めっき液
Ｗ ウエハ
Claims (8)
- 半導体基板上の絶縁膜に形成された、配線用溝およびビア孔のうち少なくともいずれか一方に電解めっき法により導電層を埋め込む工程を有する半導体装置の製造方法であって、
前記電解めっき法は、
前記導電層の材料を含んだめっき液の単位面積あたりに流れる電流値である電流密度とめっき時間との積である積算電流密度が所定の値となる条件でめっき処理を行う第１のステップと、該第１のステップよりも前記電流密度が小さい条件でめっき処理を行う第２のステップとを有する半導体装置の製造方法。 - 前記積算電流密度が０．０１〜０．１Ａ・ｓｅｃ／ｃｍ2である請求項１記載の半導体装置の製造方法。
- 前記第１のステップで前記めっき液に印加する電圧が所定の一定値である請求項１または２記載の半導体装置の製造方法。
- 前記第１のステップにおけるめっき処理の開始前から前記電圧を前記めっき液に印加する請求項３記載の半導体装置の製造方法。
- 前記電圧の値が１．５９〜３．８３ｍＶ／ｃｍ2である請求項３または４記載の半導体装置の製造方法。
- 前記第１のステップの電流密度が４．７７〜１９．２ｍＡ／ｃｍ2である請求項１乃至５のいずれか１項記載の半導体装置の製造方法。
- 前記第２のステップの電流密度が所定の一定値である請求項１乃至６のいずれか１項記載の半導体装置の製造方法。
- 前記第２のステップの電流密度が１．５〜１３ｍＡ／ｃｍ2である請求項７記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003276697A JP2005039142A (ja) | 2003-07-18 | 2003-07-18 | 半導体装置の製造方法 |
| US10/892,352 US7229916B2 (en) | 2003-07-18 | 2004-07-16 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003276697A JP2005039142A (ja) | 2003-07-18 | 2003-07-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005039142A true JP2005039142A (ja) | 2005-02-10 |
Family
ID=34212942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003276697A Pending JP2005039142A (ja) | 2003-07-18 | 2003-07-18 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7229916B2 (ja) |
| JP (1) | JP2005039142A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011080139A (ja) * | 2009-09-10 | 2011-04-21 | Fujifilm Corp | 金属充填微細構造体およびその製造方法 |
| US8038864B2 (en) | 2006-07-27 | 2011-10-18 | Renesas Electronics Corporation | Method of fabricating semiconductor device, and plating apparatus |
| JP2012122097A (ja) * | 2010-12-08 | 2012-06-28 | Ebara Corp | 電気めっき方法 |
| JP5380838B2 (ja) * | 2005-06-22 | 2014-01-08 | 日本電気株式会社 | 半導体装置の製造方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2006038335A1 (ja) * | 2004-10-01 | 2008-05-15 | 国立大学法人大阪大学 | 電気化学的析出方法、電気化学的析出装置及び微細構造体 |
| US20090250352A1 (en) * | 2008-04-04 | 2009-10-08 | Emat Technology, Llc | Methods for electroplating copper |
| KR20140011137A (ko) | 2012-07-17 | 2014-01-28 | 삼성전자주식회사 | Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5989623A (en) * | 1997-08-19 | 1999-11-23 | Applied Materials, Inc. | Dual damascene metallization |
| JPH1197391A (ja) | 1997-09-16 | 1999-04-09 | Ebara Corp | 半導体ウエハー配線電解メッキ方法 |
| WO2001090446A2 (en) * | 2000-05-23 | 2001-11-29 | Applied Materials, Inc. | Method and apparatus to overcome anomalies in copper seed layers and to tune for feature size and aspect ratio |
| US6797144B2 (en) * | 2002-05-08 | 2004-09-28 | Taiwan Semiconductor Manufacturing Co., Ltd | Method for reducing surface defects in an electrodeposition process |
-
2003
- 2003-07-18 JP JP2003276697A patent/JP2005039142A/ja active Pending
-
2004
- 2004-07-16 US US10/892,352 patent/US7229916B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| US7229916B2 (en) | 2007-06-12 |
| US20050048769A1 (en) | 2005-03-03 |
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|
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