KR100788352B1 - 반도체 소자의 구리 배선 형성방법 - Google Patents

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Abstract

본 발명은 다마신 공정에 관한 것으로, 특히 다마신 공정에서 구리 배선을 형성하는 방법에 관한 것이다.
본 발명에 따른 구리 배선 형성 방법은 먼저 실리콘 기판에 층간 절연막을 형성하고, 층간 절연막에 비아홀 및 트렌치 등의 패턴을 형성한다. 이러한 패턴이 형성되지 않은 층간 절연막 위에 포토레지스트 패턴을 형성한 상태에서 패턴 내부에 구리가 채워지도록 실리콘 기판을 전기도금한다. 이 때 구리층은 5000Å 이하의 두께로 증착되도록 한다. 그리고 포토레지스트 패턴이 제거되도록 구리층을 평탄화한다.
이처럼 본 발명의 실시예에 따라 구리 배선을 형성하는 과정에서 구리층이 두껍게 증착되는 곳에는 경도가 약한 물질을 형성함에 따라서 평탄화 공정은 수월하고 균일하게 행해질 수 있다.
다마신, 구리 배선, ECP, CMP

Description

반도체 소자의 구리 배선 형성방법{Method for Forming Copper Line of Semiconductor}
도 1a 및 도 1b는 종래 기술에 의해 구리 배선을 형성하는 것을 나타내는 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 의해 구리 배선을 형성하는 방법을 나타내는 단면도.
<주요 도면 부호에 대한 설명>
2 : 층간 절연막 4 : 산화막
6 : 포토레지스트 패턴 8 : 장벽층
21 : 구리층
본 발명은 반도체 소자의 구리 배선 형성방법에 관한 것으로, 특히 다마신 공정에서 구리 배선을 형성하는 방법에 관한 것이다.
기술 발전과 더불어 반도체 소자는 더욱 빠른 응답속도가 요구됨에 따라 RC 지연(RC Delay) 효과를 개선하기 위해 유전율을 낮추기 위해 저유전막(Low-k material)을 사용하고, 금속 배선으로는 고유저항이 낮은 구리(Cu)를 사용하고 있다.
구리 배선을 형성하기 위해서 건식 식각의 방법을 사용하는 데에는 문제점이 있어서, 구리 배선의 형성을 위해서는 다마신 공법(damascene)을 이용한다. 즉, 저유전막인 층간 절연막을 선택적으로 식각하여 비아홀과 트렌치를 형성한 다음, 전기 도금 방법으로 비아홀과 트렌치에 구리를 채워 넣어 금속 배선을 형성한다.
전기 도금 방법으로 구리 배선을 형성하는 것은 전해도금법(Electro- Chemical Plating; 이하 ECP)을 이용한다. ECP 장비는 전해질이 담긴 수조내에 웨이퍼를 침전하고, 수조 내에 형성된 구리 전극과 반도체 웨이퍼에 전압을 인가하여 웨이퍼에 구리를 도금한다다.
이때 웨이퍼에 도금되는 구리층은 전해용액이 묻는 웨이퍼의 모든 면에 걸쳐서 형성된다. 즉, 도 1a와 같이 비아홀 및 트렌치 등의 패턴(5) 내부 뿐만 아니라 그 외의 웨이퍼의 모든 면에 걸쳐서 구리가 도금된다. 특히, 전기 도금 시 ECP 방법의 특성에 의해 패턴이 세밀하게 형성된 A영역에서는 전류가 집중되어 구리 도금이 더 많이 되는 험프(hump) 현상이 발생하고, 패턴 폭이 넓은 B영역에서는 완만하게 도금이 이루어진다. A영역에서는 전기 도금이 시작되고 나서 10초 내외의 짧은 시간동안 구리가 3000Å 이상의 두께로 형성되기 때문에 다른 영역보다 구리가 높게 도금된 상태에서 전기도금이 진행된다. 이처럼 구리층의 단차는 이후의 평탄화 공정이 원활하게 행해지는 것을 방해하는 요인이 된다. 즉, 단차가 심하면 평탄화 공정 이후에도 도 1b와 같이 A영역의 구리층이 원하는 높이 이상으로 남거나 B영역의 구리층이 부족한 경우가 발생한다.
그렇기 때문에 이러한 단차를 최소화할 필요가 있다. 전기 도금을 하는 과정에서 이러한 구리층의 단차는 초기에 더 심하고 시간이 지날수록 단차가 줄어들기 때문에 구리층을 과도하게 증착하는 방법으로 단차를 줄이고 있다. 이에 따라, 구리 배선을 형성하기 위해 필요한 두께가 3000Å 정도임에도 불구하고 10000Å 정도로 과도하게 구리를 증착한다.
이처럼 과도하게 구리를 증착함에 따라 공정 원가를 상승시키고, 또한 평탄화 공정에 소요되는 시간을 증가시킨다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 다마신 공정에서 전기도금 후 웨이퍼의 표면을 고르게 평탄화시킬 수 있는 구리 배선 형성방법을 제공하는 것이 목적이다.
이러한 목적들을 달성하기 위하여, 본 발명에 따른 구리 배선 형성 방법은 먼저 실리콘 기판에 층간 절연막을 형성하고, 층간 절연막에 비아홀 및 트렌치 등의 패턴을 형성한다. 이러한 패턴이 형성되지 않은 층간 절연막 위에 포토레지스트 패턴을 형성한 상태에서 패턴 내부에 구리가 채워지도록 실리콘 기판을 전기도금한다. 이 때 구리층은 5000Å 이하의 두께로 증착되도록 한다. 그리고 포토레지스트 패턴이 제거되도록 구리층을 평탄화한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 구리 배선을 형성하는 과정을 나타내는 도면이다.
본 발명에 따른 구리 배선을 형성하기 위해서는 먼저 비아홀 및 트렌치를 형성한다. 즉, 도 2a와 같이, 반도체 기판에 순차적으로 적층된 층간 절연막(2) 및 산화막(4)을 사진/식각 공정을 거쳐서 비아홀 및 트렌치 등 구리 배선이 채워질 패턴(15)을 형성한다. 패턴(15)을 형성한 다음에는 장벽층(barrier,8)을 형성한다. 장벽층(8)은 전기 도금시 구리의 증착이 수월하도록 하고, 구리의 확산(diffusion) 현상을 방지한다. 이러한 베리어(8)는 탄탈륨-나이트라이드(TaN)를 사용하여 형성할 수 있다.
패턴(15)들 사이에는 도 2b처럼 포토레지스트 패턴(6)을 형성한다. 즉, 비아홀이나 트렌치 등의 패턴(15)을 위해 층간 절연막(2) 및 산화막(4)을 식각한 곳이 아닌 영역에 대해 포토레지스트 물질(6)을 형성한다.
이렇게 패턴(15) 사이에 포토레지스트 패턴(6)을 형성한 다음에 전기 도금을 시행한다. 전기 도금은 예컨대 ECP 장비를 이용하여 할 수 있고, ECP 공정 결과 도 2c와 같이 구리층(21)이 형성된다. 여기서, 전기 도금에 의한 구리층(21)의 증착 두께를 얼마로 하느냐에 따라, 도 2c와 같이, 비어홀 및 트렌치 패턴(15) 내부는 물론 포토레지스트 패턴(6) 상에까지 구리층(21)이 형성될 수 있다.
ECP 장비는 전해 용액을 담고 있는 수조내에 구리전극이 형성되어 있다. 전 기도금을 위해 웨이퍼가 수조내의 전해 용액으로 침전되면, 구리전극과 웨이퍼에 전압이 인가되어 전기분해가 일어나면서 웨이퍼에 구리가 도금된다.
구리를 증착하는 높이는 7000Å 이하의 높이로 형성한다. 바람직하게는 5000Å 이하의 높이로 형성한다.
종래의 구리층을 과도하게 증착하는 것은 구리층의 단차를 줄여서 이후의 평탄화 공정을 수월하게 하기 위해서이다. 즉, 구리의 경도가 강하기 때문에 단차가 심하면 평탄화 공정이 원활하지 못하여 구리층이 남거나 모자르는 부분이 발생한다.
하지만, 본 발명에 따른 방법에서는 구리를 전기 도금으로 증착하기 전에 패턴이 형성되지 않은 영역에서는 경도가 약한 포토레지스트 패턴을 형성하여서, 평탄화 공정을 수월하게 한다. 즉, 패턴이 세밀하게 형성된 A'영역에서는 구리층이 높게 형성되어 있지만 하부에 포토레지스트 패턴(6)이 형성되어 있기 때문에 평탄화 공정이 수월하게 실시되어 구리층이 남는 것을 방지한다. 또한, 구리층이 낮게 형성된 B'영역에서는 포토레지스트 패턴(6)이 형성되어 있지 않아서, A'영역과 평탄화율을 비슷한 수준으로 조절할 수 있다.
따라서 모든 웨이퍼 표면에 걸쳐서 CMP 공정에서 평탄화율을 맞출 수 있기 때문에 도 2d와 같이 표면이 고르게 평탄화 할 수 있다. 이때, CMP 공정에서 포토레지스트 패턴(6)도 제거된다.
지금까지 실시예를 통하여 설명한 바와 같이, 본 발명에 따라 구리 배선을 형성하면 전기 도금시 구리층을 과도하게 증착할 필요가 없어서 공정 비용을 줄일 수 있고, 평탄화 공정을 수월하게 하여 공정의 시간도 단축할 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 이를 위해 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (2)

  1. 실리콘 기판에 층간 절연막을 형성하는 제1 단계와;
    상기 층간 절연막에 비아홀 및 트렌치 패턴을 형성하는 제2 단계와;
    상기 비아홀 및 트렌치 패턴이 형성되지 않은 상기 층간 절연막 위에 포토레지스트 패턴을 형성한 후에 상기 비아홀 및 트렌치 패턴 내부에 구리가 채워지도록 전기도금을 실시하여, 상기 실리콘 기판 상에 구리층을 형성하는 제3 단계와;
    상기 포토레지스트 패턴이 제거되도록 상기 구리층을 평탄화하는 제4 단계를 포함하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 구리층을 5000Å 이하로 전기도금하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
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