KR20130127013A - 여분-테이퍼형 전이 비아들을 포함하는 반도체 디바이스의 금속화 시스템 - Google Patents

Abstract

반도체 디바이스의 금속화 시스템에서, 전이 비아(transition via)는 대응하는 에칭 시퀀스를 수정함으로써 테이퍼링의 증가된 정도로 제공될 수 있다. 예를 들어, 비아 개구를 형성하기 위한 레지스트 마스크는 대응하는 마스크 개구의 측면 크기를 증가시키기 위해 한 차례 또는 여러 차례 부식될 수 있다. 테이퍼링의 두드러진 정도 때문에, 강화된 증착 조건들이 그것에 연결된 비아 개구와 넓은 트렌치(wide trench)를 공통적으로 채우기 위한 후속적인 전기 화학 증착 공정 동안에 달성될 수 있다.

Description

여분-테이퍼형 전이 비아들을 포함하는 반도체 디바이스의 금속화 시스템{A METALLIZATION SYSTEM OF A SEMICONDUCTOR DEVICE COMPRISING EXTRA-TAPERED TRANSITION VIAS}

일반적으로, 본 개시는 개선된 집적 회로들과 같은 마이크로구조들(microstructures)에 관련된 것이며, 보다 구체적으로는 전이 비아들에 의해 가깝게 배치된 좁은 금속 라인들에 연결된 넓은 금속 라인들을 포함하는 금속화 층들을 기반으로 한 구리와 같은 도전성 구조들에 관한 것이다.

집적 회로들과 같은 현대의 마이크로구조들의 제조에서, 마이크로구조 소자들의 피처 크기들(feature sizes)을 꾸준히 감소시키기 위한 지속적인 드라이브가 있으며, 그럼으로써 이러한 구조들의 기능성을 강화한다. 예를 들어, 현대의 집적 회로들에서, 전계 효과 트랜지스터들의 채널 길이와 같은 최소한의 피처 크기들이 딥 서브-마이크론 범위(deep sub-micron range)에 도달했으며, 그럼으로써 속도 및/또는 전력 소비 및/또는 기능들의 다이버서티(diversity)의 관점에서 이러한 회로들의 성능을 증가시켰다. 개별 회로 소자들의 크기가 모든 새로운 회로 세대에서 감소함에 따라, 그럼으로써 예를 들어 트랜지스터 소자들의 스위칭 속도를 개선시키고, 개별 회로 소자들을 전기적으로 연결하는 상호 연결 라인들을 위한 이용 가능한 층간(floor space)이 또한 감소된다. 결과적으로, 전형적으로 요구되는 상호연결들의 수가 회로 소자들의 수보다 더욱 빠르게 증가함에 따라, 이러한 상호연결 라인들의 치수들(dimensions)이 이용가능한 층간의 감소된 양을 보상하기 위해 그리고 유닛 다이 영역(unit die area) 당 제공되는 회로 소자들의 증가된 수를 보상하기 위해 또한 감소된다. 따라서, 일반적으로 복수의 적층된 "와이어링(wiring)" 층들(금속화 층들(metallization layers)이라고도 함)이 제공되며, 여기서 하나의 금속화 층의 개별 금속 라인들은 소위 비아들에 의해 오버라잉 또는 언더라잉 금속화 층의 개별 금속 라인들에 연결된다. 복수의 금속화 층들의 제공에도 불구하고, 상호연결 라인들의 감소된 치수들은 예를 들어, 현대의 CPUs, 메모리 칩들, ASICs(application specific ICs) 등의 거대한 복잡성에 부합해야함을 필요로 한다.

따라서, 0.05㎛ 이하의 임계 치수(critical dimension)를 갖는 트랜지스터 소자들을 포함하는 개선된 집적 회로들은 단위 면적당 상당한 수의 회로 소자들 때문에 상대적으로 큰 수의 금속화 층들의 제공에도 불구하고, 개별 상호연결 구조들에서 ㎠당 수 kA까지 상당히 증가된 전류 밀도로 전형적으로 동작하게 될 수 있다. 결과적으로, 알루미늄과 같은 잘 확립된(well-established) 물질들은 알루미늄과 비교하여 상당히 높은 전류 밀도에서도 전자이동(electromigration)에 대한 상당히 낮은 전기 저항률(electrical resistivity) 및 개선된 저항을 갖는 물질인 구리 및 구리 합금으로 대체된다. 마이크로구조들과 집적 회로들의 제조에 구리의 도입은 실리콘 이산화물(silicon dioxide)에서 빠르게 확산시키기 위해서 구리의 특성 내에 존재하는 복수의 엄한 문제점들과 복잡한 금속화 층들 내에서 기생 커패시턴스(parasitic capacitance)를 감소시키기 위해서 전형적으로 구리와 결합하여 사용되는 복수의 로우-k 유전 물질들과 더불어 온다. 필요한 접착을 제공하고 민감한 디바이스 영역 내로의 구리 원자들의 원하지 않는 확산을 회피하기 위해서, 따라서, 일반적으로 상호연결 구조들을 기반으로 한 구리는 임베디드되는 구리와 유전 물질 사이에 장벽 층(barrier layer)을 제공할 필요가 있다. 비록 실리콘 질화물이 구리 원자들의 확산을 효과적으로 방지하기 위한 유전 물질일지라도 층간(interlayer) 유전 물질과 같은 실리콘 질화물을 선택하는 것이 보다 덜 바람직하며, 이는 실리콘 질화물이 적당히 높은 유전율(permittivity)을 나타내기 때문이며, 그럼으로써 비-허용할 수 있는 신호 전파 지연들을 초래할 수 있는 이웃한 구리 라인들의 기생 커패시턴스를 증가시킨다. 따라서, 또한 요구되는 기계적인 안정성을 구리까지 전하는 얇은 도전성 장벽 층이 벌크 구리를 주위의 유전 물질로부터 분리하도록 일반적으로 형성되며, 그럼으로써 유전 물질들 내의 구리 확산을 감소시키고, 또한 구리 내의 산소(oxygen), 불소(fluorine) 등과 같은 원하지 않은 종류들의 확산을 감소시킨다. 더욱이, 도전성 장벽 층들이 매우 안정적인 인터페이스들을 구리에 또한 제공할 수 있으며, 그럼으로써 전류 유도된 물질 확산을 촉진시킬 수 있는 증가된 확산 경로들을 고려하는 전형적인 임계 영역(critical region)인 인터페이스에 상당한 물질 전송을 위한 확률을 감소시킨다. 일반적으로, 탄탈륨(tantalum), 티타늄(titanium), 텅스텐(tungsten) 및 그들과 질소와 실리콘 등과의 화합물들은 도전성 장벽 층을 위한 바람직한 후보들이며, 여기서 장벽 층은 확산 억제(diffusion suppressing) 및 접착 특성들의 관점에서 요구사항들을 충족시킬 수 있도록 다른 조성물의 두 개 이상의 서브-층들을 포함할 수 있다.

알루미늄으로부터 구리를 상당히 구별하는 구리의 다른 특성은 구리가 화학적 및 물리적인 기상 증착 기술들에 의해 많은 양으로 쉽게 증착될 수 없다는 사실이며, 그럼으로써 다마신(damascene) 또는 인레이드(inlaid) 기술이라고 일반적으로 부르는 공정 방식을 요구한다. 다마신 공정에서, 먼저 유전 층이 형성되며, 이는 그 다음에 후속적으로 구리로 채워지는 트렌치들 및/또는 비아들을 포함하도록 패터닝되며, 여기서, 앞서 언급된 바와 같이 구리를 채우기 이전에, 도전성 장벽 층이 트렌치들과 비아들의 측벽들(sidewalls) 상에 형성된다. 트렌치들과 비아들 내로의 벌크 구리 물질의 증착은 전기도금(electroplating)과 무전해 도금(electroless plating)과 같은 습식 화학적 증착 공정들에 의해 일반적으로 달성되며, 그럼으로써 5의 종횡비(aspect ratio)를 갖으며, 0.1㎛로부터 수 ㎛까지 범위의 폭을 갖는 트렌치들과 결합하여 0.3㎛ 이하의 직경을 갖는 비아들의 신뢰성 있는 채움(filling)을 요구한다. 구리에 대한 전기화학적 증착 공정들은 전기 회로 기판 제조의 분야에서 잘 알려져 있다. 그러나 반도체 디바이스들에서 금속 영역들의 치수들에 대해서는, 높은 종횡비 비아들의 보이드 프리 필링(void free filling)이 매우 복잡하고 도전적인 업무이며, 여기서 상호연결 구조를 기반으로 한 최종적으로 획득된 구리의 특성은 상당히 공정 파라미터들, 물질들 및 중요한 구조의 기하(geometry)에 의존한다. 상호연결 구조들의 기본적인 기하가 설계 요구사항들에 의해 실질적으로 결정되고 따라서 주어진 마이크로구조를 상당히 변경하지 않을 수 있기 때문에, 높은 수율(high yield)과 요구된 생산 신뢰성 모두를 보증하도록 상호연결 구조의 특성에 대한 구리 마이크로구조 및 그들의 상호적인 상호작용의 도전성 및 비도전성 장벽 층들과 같은 물질들의 충격을 추정하고 제어하는 것이 더욱 중요하다. 금속화 시스템의 높은 생산 수율과 우수한 신뢰성을 달성하는 것에 추가하여, 또한 제조 공정의 높은 전체 처리량을 기초로 고려하여 생산 수율과 신뢰성을 달성하는 것이 중요하다. 예를 들어, 소위 듀얼 다마신 공정이 자주 사용되는바, 이는 비아 개구 및 대응하는 트렌치가 공통 증착 시퀀스에서 채워지며, 그럼으로써 우수한 공정 효율을 제공한다. 정교한 금속화 시스템들의 복잡한 레이아웃으로 인해, 2개의 인접한 금속화 층들의 금속 라인들은 매우 다른 측면 크기(lateral size)를 가질 수 있는바, 이는 한 개 층의 금속 라인들이 대응하는 상호연결 구조들의 알맞게 높은 패킹 밀도에 적응될 수 있기 때문이며, 한편 인접한 금속화 층에서 트렌치들은 높은 전류 드라이브 성능을 제공할 수 있어야 한다. 이 경우, 증가된 폭을 갖는 금속 라인 사이에서 상당히 작은 폭을 갖는 금속 라인까지의 수직의 상호연결은 상당히 감소된 폭을 갖는 트렌치에 대응하는 비아를 기초로 하여 성립될 수 있다. 그러나 듀얼 다마신 방식에 따른 제조 방법(manufacturing regime)은 도 1A와 1B를 참조하여 더욱 자세하게 설명되는 바와 같이 대응하는 트렌치와 비아의 측면 폭이 상당히 다르기 때문에 구리 물질의 증착 동안 상당히 불규칙하게 된다.

도 1A는 복잡한 금속화 시스템(130)이 기판(101) 위에 형성되는 제조 단계에서의 반도체 디바이스(100)의 단면도를 도식적으로 나타낸다. 기판(101)은 트랜지스터들 등과 같은 복수의 회로 소자들을 포함할 수 있는바, 이는 정교한 애플리케이션들이 고려되는 경우, 대략 50 nm 이하의 설계 치수들을 기초로 하여 형성될 수 있는 것으로 이해되어야 한다. 편의를 위해, 임의의 그러한 회로 소자들이 도 1A에서 도시되지 않는다. 금속화 시스템(130)은 복수의 금속화 층들 중 임의의 것을 나타낼 수 있는 금속화 층(110)을 포함하며, 여기서 대응하는 금속화 층들의 수는 디바이스(100)의 회로 레이아웃의 복잡성에 의존할 수 있다. 예를 들어, 금속화 층(110)은 전체 회로 레이아웃에 의해 요구될 수 있는 바와 같이 가깝게 배치된 금속 라인들을 나타낼 수 있는 도 1에 도시된 적어도 일부분에서의 인접 금속 라인들(112) 사이에 기생 커패시턴스를 감소시키기 위해 로우-k 유전 물질을 포함할 수 있는 유전 물질(111)을 포함한다. 예를 들어, 금속 라인들(112)은 대략 100nm 이하의 폭(112W)을 가질 수 있으며, 비슷하게 인접한 2개의 금속 라인들(112) 사이의 거리는 비슷한 순서의 크기일 수 있다. 앞서 언급된 바와 같이, 금속 라인들은 요구된 구리 컨파인먼트(copper confinement)와 전자이동 작용(behaviour)에 대해 제공되기 위해서 도전성 장벽 물질(112B)과 결합하는 구리 물질을 기초로 하여 형성될 수 있다. 더욱이, 전기 캡(electric cap) 또는 에칭 중지 층(etch stop layer)(113)이 유전 물질(111) 및 금속 라인들(112) 상에서 전형적으로 제공되며, 캡 층(113)은 전체 공정 방식에 따라, 또한 금속 라인들(112)을 갖는 구리 컨파인먼트와 우수한 인터페이스 특성을 제공할 수 있다. 더욱이, 금속화 층(120)은 층(110) 위에 형성되며, 대응하는 유전 물질(121)에 형성되는 트렌치(121T)와 비아 개구(121V)를 포함한다. 예를 들어, 유전 물질(121)은 기생 커패시턴스 등과 관련하는 요구사항들에 따라, 로우-k 유전 물질 또는 임의의 다른 유전 물질을 나타낼 수 있다. 트렌치(121T)는 금속화 층(120)에서 요구될 수 있는 충분한 전류 드라이브 성능을 제공하기 위해서 상당히 큰 폭(121W)을 가질 수 있다. 한편, 와이어 개구(wire opening)(121V)는 대응하는 폭(121U)이 금속화 층(110)에서 금속 라인들(112)의 폭(112W)에 실질적으로 일치하도록 금속 라인들(112) 중의 어느 하나와 연결될 수 있다. 도 1A에 도시된 바와 같은 반도체 디바이스(100)는 잘 확립된 제조 기술들을 기초로 하여 형성될 수 있다. 예를 들어, 디바이스(100)의 디바이스 레벨에서 임의의 회로 소자들을 제공한 이후에(도시되지 않음), 적당한 컨택 구조(contact structure)가 회로 소자들에 연결되고, 그 후에 금속화 시스템(130)을 형성하기 위한 플랫폼을 제공하기 위해서 제공될 수 있다. 그 이후에, 하나 이상의 금속화 층들은 금속화 층(120)을 참조로 하여 기술되는 바와 같이, 공정 기술들을 기초로 하여 형성될 수 있다. 따라서, 금속화 층(110)을 형성하고, CVD (chemical vapor deposition) 등과 같은 잘 확립된 증착 기술들을 기초로 하여 캡 층(110)을 증착한 이후에, 실리콘 카바이드(silicon carbide), 질소 함유 실리콘 카바이드 등과 같은 하나 이상의 물질을 제공하기 위해서 유전 물질이 증착된다. 이를 위해, 임의의 적당한 증착 기술이 물질(121)의 조성물에 따라, 사용될 수 있다. 그 이후에, 다양한 공정 방식들이 설계 치수들에 따라 비아 개구(121U)와 트렌치(121T)를 형성하기 위해서 전형적으로 사용될 수 있다. 예를 들어, 소위 "비아 우선-트렌치 후위(via first- trench last)" 방식으로, 비아 개구(121V)는 레지스트 마스크(resist mask)와 같은 에칭 마스크를 제공하고, 지정된 깊이 아래 또는 에칭 중지 층(113) 아래에 유전 물질(121)을 에칭함으로써 형성될 수 있다. 그 다음에, 트렌치를 위한 대응하는 에칭 마스크가 정교한 리소그래피 기술들을 기초로 하여 형성될 수 있으며, 필요한 경우, 에칭 중지 층(113) 아래까지 연장할 때, 대응하는 평탄화 물질(planarization material)이 비아 개구(121V)를 적어도 부분적으로 채우기 위해서 우선 증착될 수 있다. 그 이후에, 추가 에칭 공정이 트렌치(121T)를 획득하기 위해서 수행되고 에칭 마스크가 제거되며, 한편 또한 에칭 중지 층(113)은 비아 개구(121V)가 금속 라인(112)까지 이어질 수 있도록 개방된다. 그 이후에, 임의의 요구된 제조 공정들이 도전성 장벽 물질의 증착에 의해 디바이스(100)를 준비하기 위해서 수행될 수 있다. 예를 들어, 장벽 물질(122B)은 예를 들어, 스트라타 증착(strata deposition) 등을 기초로 하여 탄탈륨/탄탈륨 질화물 층의 형태로 증착된다. 더욱이, 시드 물질(seed material)(도시되지 않음)이 트렌치(121T)와 비아(121V) 내에 구리 물질을 채우기 위한 후속적인 전기화학적 증착 공정을 강화하기 위해서 증착될 수 있다. 넓은 트렌치(121T)와 좁은 비아(121V)에 기인되는 정교한 디바이스 기하들 때문에, 대응하는 증착 파라미터들이 트렌치(121T)와 비아(121V) 내의 노광된 부분들을 장벽 물질(122B)로 신뢰성 있게 덮기 위해서 적당히 선택될 수 있는 것으로 이해되어야 한다.

도 1B는 구리 물질을 증착하기 위한 전기화학적인 증착 공정을 처리할 때의 반도체 디바이스(100)를 도식적으로 나타낸다. 앞서 설명된 바와 같이, 우수한 공정 효율을 고려해서, 트렌치(121T)와 비아(121V)는 서로 관련된 패터닝 공정에서 형성될 수 있으며, 그것의 채우는 것이 공통 증착 공정(102)을 기초로 하여 달성될 수 있다. 그러나 구리 물질의 그 자체로 매우 복잡한 전기화학적 증착에 기인한 정교한 디바이스 토포그래피(sophisticated device topography)는 보이드(voids)(122C)와 같은 증착 불규칙들(deposition irregularities)을 초래할 수 있으며, 그럼으로써 결과적으로 금속화 시스템(130)의 상당한 수율 손실들 및 감소된 신뢰성에 기여한다. 즉, 구리 물질(122A)의 전기화학적 증착은 전기도금 기술들에서 적당한 펄스 리버스 체계(pulse reverse regime)와 결합하여, 상부 채움 작용으로 하부를 획득하기 위해서 정교한 첨가물들을 포함하는 매우 복잡한 전해질 용액들(electrolyte solutions)에 근거할 수 있다. 그러나 트렌치(121T)와 비아(121V)의 측면 치수들에서의 상당한 차이로 인해, 비아 개구(121B)의 조기(premature) "클로저(closure)"는 대응하는 불규칙(122C)을 야기할 수 있다.

일부 통상적인 방식들에서, 증착과 관련된 불규칙들(122C)을 생성할 확률은 증가된 영역들을 금속 라인들(112)의 일부 부분들에 제공하여 비아(121V)의 "랜딩 영역(landing area)"의 증가된 측면 크기가 제공되도록 금속화 층(110)의 레이아웃을 재설계함으로써 감소될 수 있다. 그러나 대응하는 재설계는 금속화 시스템(130)에서 일반적으로 전체 패킹 밀도를 감소시킬 수 있다.

앞서 설명된 상황을 고려하여, 본 개시는 매우 다른 폭들의 인접한 금속화 층들에서 제공되는 금속 라인들이 연결되며, 앞서 확인된 하나 이상의 문제점의 영향들을 회피하거나 적어도 감소시키는 기술들 및 반도체 디바이스들에 관한 것이다.

일반적으로, 본 개시는 기술들과 반도체 디바이스들을 제공하는바, 이는 감소된 측면 크기의 금속 라인에 연결하는 넓은 트렌치와 비아 개구의 표면 토포그래피(surface topography)가 테이퍼링의 두드러진 정도(pronounced degree)를 소개함으로써 "완화될(relaxed)" 수 있으며, 이에 따라, 비아 개구의 바람직한 감소된 측면 폭이 감소된 측면 치수의 금속 라인의 부근에서 획득될 수 있으며, 한편 개구의 폭이 빠르게 증가할 수 있다. 결과적으로, 두드러진 테이퍼링과 넓은 트렌치를 갖는 비아 개구를 채우기 위한 공통 증착 공정을 강요하는 임의의 제약들이 감소된 패킹 밀도를 통상적으로 야기할 수 있는 전용 설계 방식들을 요구함이 없이, 상당히 감소될 수 있다. 본 명세서에서 개시된 일부 예시적인 양상들에서, 비아의 두드러진 테이퍼링은 패터닝 시퀀스 동안 적어도 한번 레지스트 마스크에서 대응하는 마스크 개구를 증가시킴으로써 유전 물질에서 비아 개구를 형성하기 위한 에칭 시퀀스를 수정함으로써 달성될 수 있다. 예를 들어, 레지스터 물질은 제1 에칭 단계를 수행한 이후에 "침식될(eroded)" 수 있으며, 그 이후에 추가 에칭 단계가 마스크 개구의 증가된 측면 폭을 기초로 하여 수행될 수 있다. 필요한 경우, 추가 에칭 단계들이 결과적으로 비아 개구의 실질적으로 점진적인 테이퍼링을 획득하기 위해서 마스크 침식 공정들 이전에 수행될 수 있다. 본 명세서에서 개시된 다른 예시적인 양상들에서, 비아 개구를 형성하기 위한 에칭 공정이 비아 개구의 제1 부분을 형성하기 위해 적당히 설계된 초기 에칭 마스크를 기초로 하여 수행될 수 있으며, 한편 비아 개구의 남은 깊이가 최종적으로 획득된 비아 개구의 두드러진 테이퍼링을 야기하는 스페이서 소자를 기초로 하여 획득될 수 있다.

본 명세서에 개시된 하나의 예시적인 방법은 반도체 디바이스의 제1 금속화 층의 유전 물질 위에 에칭 마스크를 형성하는 단계를 포함하며, 여기서 에칭 마스크는 유전 물질에서 형성되는 비아의 하부에 목표 측면 크기에 대응하는 제1 측면 크기를 갖는 마스크 개구를 포함한다. 방법은 추가로 유전 물질에서 제1 깊이까지 연장하도록 비아 개구를 형성하기 위해서 제1 측면 크기를 갖는 마스크 개구를 기초로 하여 비아 개구를 형성하는 단계를 포함한다. 그 이후에, 마스크 개구는 그것의 제2 측면 크기를 획득하기 위해 증가되며, 비아 개구는 제2 깊이까지 연장하도록 제2 측면 크기를 갖는 마스크 개구를 기초로 하여 증가된다. 방법은 추가로 비아 개구에 연결하도록 유전 물질에서 비아 개구 위에 트렌치를 형성하는 단계를 포함한다. 마지막으로, 방법은 보통 비아 개구 및 트렌치를 금속 함유 물질로 채우는 단계를 포함하며, 여기서 비아 개구는 제1 금속화 층 아래 위치한 제2 금속화 층의 금속 영역까지 연장한다.

본 명세서에서 개시되는 추가 예시적인 방법은 반도체 디바이스의 제1 금속화 층의 유전 물질에 비아 개구를 형성하는 단계를 포함하며, 여기서 비아 개구는 제1 깊이까지 연장하고 제1 측면 크기(first lateral size)를 가진다. 추가로, 스페이서 소자(spacer element)가 비아 개구의 측벽들 상에 형성되며, 비아 개구의 깊이는 제1 금속화 층 아래에 형성되는 제2 금속화 층의 금속 영역까지 연장되도록 증가된다.

본 명세서에서 개시되는 하나의 예시적인 반도체 디바이스는 기판 위에 형성되는 제1 금속화 층을 포함하며, 여기서 제1 금속화 층은 제1 폭을 갖는 금속 라인을 포함한다. 반도체 디바이스는 제1 금속화 층 아래에 형성되고 제1 폭보다 작은 제2 폭을 갖는 제2 금속 라인을 포함하는 제2 금속화 층을 더 포함한다. 추가로, 반도체 디바이스는 제1 금속 라인으로부터 제2 금속 라인까지 연장되는 비아를 포함하며, 여기서 비아는 제1 금속 라인에서 제1 측면 치수를 가지고 제2 금속 라인에서 제2 측면 치수를 가지며, 제2 측면 치수는 제1 측면 치수의 대략 60% 이하이다.

본 명세서에 개시된 주요 목적의 추가 실시예들은 첨부된 특허 청구 범위들에서 정의되며 첨부된 도면들을 참조하여 이루어지는 이하의 상세한 설명으로부터 더욱 명확해질 것이다.
도 1A 및 1B는 통상적인 공정 방식들을 기초로 하여 금속화 시스템을 형성하는 다양한 제조 단계들 동안의 정교한 반도체 디바이스의 단면도들을 도식적으로 나타낸다.
도 2A 내지 2F는 예시적인 실시예들에 따른 두드러진 테이퍼링(pronounced tapering)을 갖는 비아가 좁은 금속 라인을 넓은 금속 라인에 연결하는 금속화 시스템을 형성하는 단계에서 다양한 제조 단계들 동안의 반도체 디바이스의 단면도들을 도식적으로 나타낸다.
도 2G 내지 2I는 추가 예시적인 실시예들에 따른 비아 개구의 두드러진 테이퍼링이 패터닝 시퀀스에서 추가적인 스페이서 소자를 제공함으로써 달성될 수 있는 다양한 제조 단계들 동안의 반도체 디바이스의 단면도들을 도식적으로 나타낸다.

비록 본 명세서에서 개시된 주요 목적이 이하의 상세한 설명에서뿐만 아니라 도면들에서 예시한 것처럼 실시예들을 참조하여 기술되었지만, 이하의 상세한 설명뿐만 아니라 도면들은 본 개시가 개시된 특정한 예시적인 실시예들에 한정되는 것으로 의도한 것이 아니며, 기술된 예시적인 실시예들은 본 개시의 다양한 양상들, 첨부되는 특허 청구 범위들에 의해 정의되는 본 개시의 범위를 단순히 예시하기 위한 것으로 이해되어야 한다.

일반적으로, 본 개시는 제조 기술들과 대응하는 반도체 디바이스들에 관한 것으로, 특히 인접한 금속화 층들의 좁은 금속 라인들과 넓은 금속 라인들 사이의 상호연결들은 그것의 하부 폭이 좁은 금속 라인의 설계 폭에 적응될 수 있도록 두드러진 테이퍼링을 갖는 비아들을 기초로 하여 달성될 수 있게 하며, 한편, 비아의 상부는 비아 개구와 금속 라인의 대응하는 트렌치를 증착과 관련된 불규칙들을 생성하는 감소된 확률로 채우기 위한 공통 증착 공정 동안에 강화된 디바이스 기하를 제공하기 위해서 상당히 증가된 측면 치수를 가질 수 있다. 결과적으로, 또한 전이 비아들(transition vias)이라 부르는 두드러진 테이퍼링의 대응하는 비아들이 좁은 금속 라인들에 연결되는 특별히 제공된 증가된 "랜딩(landing)" 영역들을 요구함이 없이 제공될 수 있으며, 그럼으로써 복잡한 금속화 시스템들을 제공하여 강화된 패킹 밀도와 우수한 설계 융통성을 제공한다. 일부 예시적인 실시예들에서, 전이 비아들의 두드러진 테이퍼링은 마스크 개구의 초기 측면 크기는 전체 에칭 시퀀스의 추가 진행 동안 증가될 수 있도록 예를 들어, 하나 이상의 물질의 제거 공정들을 수행함으로써 간헐적으로 수정될 수 있는 레지스트 마스크를 기초로 하여 비아 개구를 패터닝하기 위한 에칭 시퀀스를 수행함으로써 달성될 수 있다. 다른 예시적인 실시예들에서, 유전 물질에서 비아 개구를 형성하기 위한 에칭 시퀀스가 비아 개구의 상부에서 바람직한 측면 크기와 함께 시작될 수 있으며, 비아 하부에 대한 바람직한 감소된 목표 치수가 전체 패터닝 시퀀스의 중간 단계에서 형성될 수 있는 스페이서 소자를 기초로 하여 획득될 수 있다. 결과적으로, 추가 패터닝 공정 동안, 또한 스페이서 소자는 스페이서들의 대응하는 구성이 따라서 대응하는 테이퍼형 구성일 수 있는 유전 물질 내로 전달될 수 있도록 제거될 수 있다. 결과적으로, 우수한 디바이스 기하가 전체 공정 복잡성에 과도하게 기여하지 않음으로써 공통 증착 공정 이전에 제공될 수 있으며, 한편 또한 좁은 금속 라인들에 대한 증가된 측면 치수들의 특별히 설계된 컨택 영역을 회피할 수 있다. 따라서, 수백 나노미터 이상의 폭을 갖는 금속 라인들은 전기화학적 증착 공정을 기초로 하여 정교한 애플리케이션들에서 대략 100 nm 이하의 폭을 갖는 하부에 놓인 금속화 층의 금속 라인들에 신뢰성 있게 연결될 수 있다. 그러나 비록 본 개시가 앞서 지정된 범위에서의 치수들을 갖는 금속 라인들에 대해 정교한 금속화 시스템들의 맥락에서 특별히 장점이 있더라도, 본 명세서에서 개시된 원칙들은 그럼에도 불구하고 임의의 다른 약간 민감한(critical) 금속화 시스템들에 적응될 수 있는 것으로 이해되어야 한다. 결과적으로, 그러한 제한들이 상세한 설명 또는 첨부된 특허 청구 범위들에서 명백하게 나타나지 않으면, 본 개시는 임의의 특정한 디바이스 치수들로 제한되는 것으로 간주되지 않는다.

도 2A 내지 2I를 참조하여, 추가 예시적인 실시예들이 더욱 상세하게 기술될 것이며, 여기서 또한 적절한 경우, 참조 번호는 도 1A 및 1B의 것을 인용할 수 있다.

도 2A는 그 위에 금속화 시스템(230)이 형성될 수 있는 기판(201)을 포함하는 반도체 디바이스(200)의 단면도를 도식적으로 나타낸다. 금속화 시스템(230)은 임의의 수의 금속화 층들을 포함할 수 있으며, 여기서, 편의를 위해 제1 금속화 층(220)과 제2 금속화 층(210)이 도 2A에 도시된다. 예를 들어, 일부 예시적인 실시예들에서, 금속화 시스템(230)은 정교한 반도체 디바이스의 상호연결 구조를 나타낼 수 있으며, 이러한 정교한 반도체 디바이스에서 회로 소자들(도시되지 않음)은 대략 50nm 이하의 임계 치수들(critical dimensions)을 가질 수 있다. 반도체 디바이스(100)와 관련하여 앞서 설명된 바와 같이, 대응하는 회로 소자들이 금속화 시스템(230) 아래에 위치될 수 있는 적당한 반도체 물질 위에서 형성될 수 있다. 더욱이, 금속화 층들(210, 220)은 도 1A 및 1B를 참조하여 기술된 디바이스(100)의 층들(110, 120)을 참조하여 앞서 논의된 바와 같은 비슷한 구성을 가질 수 있다. 예를 들어, 금속화 층(210)은 도 2A에 도시된 적어도 디바이스 일부에서, "좁은 피치(narrow pitch)"의 금속 라인들을 나타낼 수 있는 금속 라인들(212)이 유전 물질에 임베디드될 수 있는 로우-k 유전 물질 등과 같은 유전 물질(211)을 포함할 수 있다. 즉, 금속 라인들(212)은 정교한 애플리케이션들에서 대략 100 nm 이하일 수 있는 금속화 층(210)의 임계 치수를 나타낼 수 있는 폭(212W)을 가질 수 있다. 그러나 다른 예시적인 실시예들에서, 금속 라인들(212)은 고려하에 전체 설계 규칙들과 금속화 레벨에 따라 더 큰 폭을 가질 수 있는 것으로 이해되어야 한다. 더욱이, 실리콘 질화물 층, 실리콘 카바이드, 질소 농축 실리콘 카바이드 층 또는 임의의 다른 적당한 물질과 같은 에칭 중지 층(etch stop layer)(213)이 앞서 설명된 바와 같이, 필요한 경우, 적당한 에칭 중지 성능들과 반응하는 구리 컨파인먼트 특성들을 제공할 수 있다. 도시된 제조 단계에서, 금속화 층(220)은 가깝게 배치되는 금속 라인들(212)의 적어도 위에, 넓은 금속 라인을 형성하기 위해 요구된 바와 같은 임의의 적당한 조성물을 가질 수 있는 비-패터닝된 유전 물질(221)의 형태로 제공될 수 있다. 더욱이, 도시된 제조 단계에서, 예를 들어 레지스트 마스크의 형태에서, 에칭 마스크(230)가 유전 물질(221) 위에 제공되고, 유전 물질(221)에서 형성되는 비아 개구의 목표 측면 치수에 대응하는 측면 치수(203W)를 갖는 마스크 개구(203A)를 포함한다. 즉, 폭(203W)은 임의의 인접한 금속 라인들(212)과의 간섭없이 파선들로 나타낸 바와 같은 금속 라인들(212) 중 하나에 신뢰성 있는 연결을 제공할 수 있도록 그것의 하부에서 대응하는 비아 개구의 폭에 실질적으로 대응할 수 있다. 예를 들어, 폭(203W)은 금속 라인(212)의 대응하는 폭(202W)보다 실질적으로 동일하거나 더 작을 수 있다.

도 2A에 도시된 바와 같은 반도체 디바이스(200)는 또한 반도체 디바이스(100)를 참조하여 앞서 설명된 바와 같은 공정 기술들을 기초로 하여 형성될 수 있다. 따라서, 일부 예시적인 실시예들에서, 통상적인 공정 기술들과의 호환성의 높은 정도가 달성될 수 있다. 예를 들어, 에칭 마스크(203)가 잘 확립된 공정 기술들을 기초로 하여 형성될 수 있으며, 여기서 그러나 마스크 개구(203)는 도 1B에 도시된 바와 같이 불규칙들(122C)과 같은 임의의 증착과 관련된 불규칙들을 압박하기 위해서 빈번하게 사용될 수 있는 증가된 측면 크기의 추가적인 층들을 요구함이 없이 폭(212W)에 일치하도록 설계될 수 있다.

도 2B는 잘 확립된 에칭 방법들을 기초로 하여 생성되는 에칭 앰비언트(etch ambient)를 나타낼 수 있는 에칭 앰비언트(204)에 노광될 때의 반도체 디바이스(200)를 도식적으로 나타낸다. 결과적으로, 에칭 공정(204) 동안에, 층(212)의 물질이 고도의 이방성 방식으로 제거될 수 있으며, 그럼으로써 마스크 개구(203A)의 측면 크기(203W)에 실질적으로 일치하는 측면 크기를 갖는 비아 개구(212V)를 획득한다. 일부 예시적인 실시예들에서, 에칭 공정(204)은 비아 개구(221V)의 깊이(221D)가 비아 개구(221V)의 최종 깊이의 대략 1/3 이하 즉, 유전 물질(221)의 두께일 수 있도록 제어될 수 있다. 에칭 공정(204)의 대응하는 제어는 물질(221)에 대한 제거 비율을 결정하고 에칭 공정(204)의 공정 시간을 적당히 조정함으로써 쉽게 달성될 수 있다.

도 2C는 에칭 마스크(203)의 물질을 제거하기 위해 설계된 물질 제거 공정(205A) 동안의 반도체 디바이스(200)를 도식적으로 나타낸다. 예를 들어, 공정(205A)이 산소종(oxygen species)을 사용하여 플라즈마 보조 공정(plasma assisted process)으로 수행될 수 있으며, 한편 다른 경우들에서, 임의의 다른 적당한 플라즈마 보조 에칭 앰비언트(plasma assisted etch ambient)가 사용될 수 있으며, 이것에서 유기 물질(organic material)이 유전 물질(221)의 상당한 부분들을 제거함이 없이 제거될 수 있다. 또 다른 예시적인 실시예들에서, 공정(205A)은 잘 확립된 선택적인 에칭 화학들을 기초로 하여 수행될 수 있는 습식 화학적 레지스트 제거 공정(wet chemical resist removal process)을 포함할 수 있다. 결과적으로, 공정(205A) 동안, 초기의 에칭 마스크(203)가 침식될 수 있으며, 그럼으로써 폭(203E)으로 표시된 바와 같이 개구(203A)의 측면 크기가 증가한다. 증가된 측면 폭(203E)은 공정(205A)의 에칭 앰비언트에서 에칭 마스크(203)의 물질의 제거 비율을 결정하고 에칭 시간을 제어함으로써 효율적으로 조정될 수 있는 것으로 이해되어야 한다. 유전 물질(221)에 대한 에칭 공정(205A)의 선택도(selectivity)로 인해, 비아 개구(221V)의 초기 측면 폭은 적어도 그것의 하부에서, 실질적으로 유지될 수 있다.

도 2D는 추가 에칭 단계(204B) 동안의 반도체 디바이스(200)를 도식적으로 나타내며, 이러한 추가 에칭 단계(204B)는 층(221)의 물질이 에칭 마스크(203)에 대해 선택적으로 제거될 수 있도록 공정(204A)(도 2B 참조)과 같이 동일한 에칭 방법을 기초로 하여 수행될 수 있다. 증가된 폭(203E)으로 인해, 또한 221E로 나타내는 바와 같은 깊이가 증가하는 동안 또한 비아 개구(221V)의 폭이 그것의 상부에서 증가될 수 있으며, 그러나 하부 폭은 초기 폭(203W)(도 2C 참조)에 실질적으로 일치할 수 있다. 일부 예시적인 실시예들에서, 에칭 공정(204B)의 이방성 특성은 공정(204A)과 비교하여 더욱 덜 분명할지도 모르며, 그럼으로써 코너의 중요한 "라운딩(rouding)"을 획득하거나 또는, 단계가 서로 다른 측면 폭들(203W 및 203E)(도 2C 참조)을 야기하며, 그럼으로써 도 2D에 도시한 바와 같은 어느 정도의 테이퍼형 구성(tapered configuration)을 획득한다.

도 2E는 추가 예시적인 실시예들에 따른 반도체 디바이스(200)를 도식적으로 나타내며, 이러한 추가 예시적인 실시예들에서 테이퍼링의 더욱 두드러진 정도는 농축(graduation)의 정도와 요구된 테이퍼링의 정도에 따라, 도 2C 및 2D의 공정들(205A, 204B)을 수차례 반복함으로써 달성될 수 있다. 예를 들어, 도시된 바와 같이, 디바이스(200)는 추가 레지스트 침식 공정(205B)에 노광될 수 있으며, 그럼으로써 마스크 개구(203A)의 추가 증가된 측면 크기(203F)를 획득한다. 이를 위해, 공정(205A)(도 2C 참조)에 대해 앞서 기술된 바와 같은 동일하거나 비슷한 공정 방법들이 사용될 수 있다.

도 2F는 비아(221V)의 깊이를 추가로 증가시키기 위해서 추가 에칭 공정(204C)에 노광될 때의 반도체 디바이스(200)를 도식적으로 나타내며, 도시된 실시예에서, 비아(221V)는 에칭 중지 층(213) 아래까지 연장할 수 있다. 그러나 비아(221V)의 임의의 다른 깊이가 전체 공정 방식에 따라, 선택될 수 있는 것으로 이해되어야 한다. 예를 들어, 트렌치가 유전 물질(221)의 상부 부분에서 형성되는 경우, 비아 개구(221B)를 형성하기 위한 최종 에칭 단계가 대응하는 트렌치를 획득하기 위한 대응하는 에칭 단계에서 보통 수행될 수 있다. 레지스트 침식/에칭 사이클들의 바람직한 앰버(amber)를 형성하고 비아 개구(221V)의 바람직한 깊이에 도달한 이후에, 추가 공정이 잘 확립된 방법들에 의해 달성될 수 있는 에칭 마스크(203)를 제거함으로써 계속될 수 있으며, 그 이후에 추가 에칭 마스크가 비아 개구(221V) 위에 형성되는 넓은 트렌치의 측면 크기를 정의하기 위해서 형성될 수 있다. 이를 위해, 일부 경우들에서, 대응하는 필름 물질이 표면 토포그래피를 평탄화하기 위해서 증착될 수 있고, 대응하는 에칭 마스크가 잘 확립된 리소그래피 기술들을 사용하여 평탄화된 표면 토포그래피를 기초로 하여 형성될 수 있다. 그 이후에, 비아 개구(221V)와 대응하는 넓은 트렌치가 예를 들어, 반도체 디바이스(100)를 참조로 하여 기술된 바와 같이 공통 증착 시퀀스(common deposition sequence)로 채워질 수 있다.

도 2G는 추가 예시적인 실시예들에 따른 반도체 디바이스(200)를 도식적으로 나타내며, 이러한 추가적인 실시예들에서 비아 개구의 두드러진 테이퍼링이 스페이서 소자들을 기초로 하여 획득될 수 있다. 도시된 바와 같이, 비아 개구(221V)는 초기 폭(221J)을 가지기 위해서 그리고 예를 들어, 비아 개구(221V)의 최종 깊이의 대략 40% 내지 60%를 나타낼 수 있는 제1 깊이(221D)를 가지는 유전 물질(221)에서 형성될 수 있다. 더욱이, 도시된 제조 단계에서, 스페이서 소자들(206A)은 비아 개구(221V)의 측벽들 상에 형성될 수 있으며, 일부 예시적인 실시예들에서, 스페이서 소자(206A)는 유전 물질(221)과 같은 비슷한 에칭 작용(behaviour)을 갖는 물질로 구성될 수 있다. 즉, 층(221)의 물질을 제거하도록 설계된 에칭 공정 동안의 제거 비율은 유전 물질(221)과 비교하여 스페이서 소자들(206A)의 물질들에 대해 대략 ±10% 이내일 수 있다. 하나의 예시적인 실시예에서, 스페이서 소자(206A)는 유전 물질(221)과 같은 실질적으로 동일한 물질 조성물을 기초로 하여 형성될 수 있다. 이러한 방식에서, 실질적으로 동일한 에칭 작용이 비아 개구(221V)의 추가 패터닝 동안 달성될 수 있다. 더욱이, 도시된 실시예에서, 실리콘 이산화물 물질, 실리콘 질화물 물질 등과 같은 에칭 중지 라이너(etch stop liner)(206B)는 필요한 경우, 전체 공정 요구사항들에 따라, 수 나노미터에서 대략 10 나노미터 이상의 두께까지 제공될 수 있다.

도 2G에 도시된 바와 같은 반도체 디바이스(200)는 이후의 공정들을 기초로 하여 형성될 수 있다. 유전 물질(221)을 증착한 이후에, 레지스트 마스크와 같은 적당한 에칭 마스크가 비아 개구(221V)의 초기 폭(221J)에 대응하는 측면 치수들을 갖는 개구를 포함할 수 있게 형성될 수 있다. 그 다음에, 이방성 에칭 공정이 제1 깊이(221D)까지 연장하는 비아 개구(221V)를 획득하기 위해서, 앞서 기술된 바와 같은 잘 확립된 방법들을 기초로 하여 수행될 수 있다. 그 이후에, 레지스트 마스크가 제거될 수 있고, 스페이서 층(도시되지 않음)이 잘 확립된 증착 기술들에 의해 달성될 수 있는 가능하면 에칭 중지 라이너(206B)와 결합하여 증착될 수 있다. 그 다음에, 스페이서 물질이 예를 들어, 유전 물질(221)과 비교하여 스페이서 물질의 에칭 작용의 유사함 때문에, 비아 개구(221V)를 형성하기 위해 사용될 수 있는 것처럼 비슷한 에칭 방법들을 기초로 하여 에칭될 수 있다. 결과적으로, 스페이서 층의 물질은 수평의 디바이스 부분들 및 비아 개구(221V)의 중심으로부터 제거될 수 있으며, 제공될 경우, 에칭 프런트의 개선은 에칭 중지 라이너(206B)에서 또는 에칭 중지 라이너(206B) 내에서 신뢰할 수 있게 중지될 수 있다. 이 경우에, "오버 에칭(over etching)"의 특정한 정도가 비아 개구(221V)의 상부에서 스페이서 소자들(206A)의 두드러진 라운딩을 획득하기 위해서 적응될 수 있다. 그 이후에, 일부 예시적인 실시예들에서, 에칭 중지 라이너(206B)의 노광된 부분들이 예를 들어, 적당히 선택된 습식 화학 에칭 방법들, 플라즈마 보조 에칭 공정들 등에 의해 제거될 수 있다. 다른 예시적인 실시예들에서, 에칭 중지 라이너(206B)가 유지될 수 있으며, 대응하는 트렌치 에칭 마스크가 라이너(206B) 상에서 형성될 수 있다.

도 2H는 추가 개선된 제조 단계에서의 반도체 디바이스(200)를 도식적으로 나타낸다. 도시된 바와 같이, 에칭 마스크(207)는 유전 물질(221) 위에 형성될 수 있으며, 유전 물질(221)의 상부 부분에 형성되는 트렌치(221T)의 위치 및 측면 크기를 결정하기 위해서 개구(207A)를 포함할 수 있다. 예를 들어, 트렌치(221T)는 금속 라인들(212)의 폭(212W)보다 상당히 더 큰 폭(221W)을 갖는 넓은 금속 라인을 나타낼 수 있다. 일부 예시적인 실시예들에서, 폭(221W)은 폭(212W)의 2배 이상일 수 있으며, 그럼으로써 앞서 설명된 바와 같이 증가된 전류 드라이브 성능을 제공한다.

에칭 마스크(207)는 필요한 경우, 표면 토포그래피가 적당한 필름 물질과 트렌치(221T)의 측면 위치 및 크기에 따라 레지스트 물질을 패터닝하기 위한 리소그래피 공정을 수행함으로써 평탄화될 수 있는 잘 확립된 공정 방식들을 기초로 하여 형성될 수 있다. 비아 개구(221V)(도 2T)는 임의의 적당한 구성, 즉 비아 개구(221V)와 트렌티(221T) 사이의 공간 관계(spatial relation)가 달성될 수 있도록 반드시 트렌치(221T)의 가운데에서 중심에 있을 필요가 없는 것으로 이해되어야 한다. 그 이후에, 반도체 디바이스(200)가 예를 들어, 제공되는 경우, 임의의 평탄화 물질의 노광된 부분을 제거하고 에칭 중지 라이너(206B)(도 2G 참조)의 노광된 부분들을 통해 에칭하기 위한 에칭 시퀀스에 노광될 수 있다. 그 이후에, 이방성 에칭 공정(204D)이 에칭 마스크(207)를 기초로 하여 층(221)의 물질을 제거하기 위해서 수행될 수 있으며, 또한 비아 개구(221V)는 유전 물질(221)의 하부 부분 내로 "전달(transferred)"된다. 스페이서 소자들(206A)의 존재로 인해, 비아 개구(221V)의 두드러진 테이퍼링은 비아 개구(221V)의 하부에서 감소된 폭(221B)이 금속 라인(212)의 폭(212W)에 적응될 수 있도록 달성될 수 있다. 한편, 비아 개구(221V)는 폭(221J)에 의해 초기에 정의될 수 있는 상당히 증가된 폭을 나타내어 트렌치(221T)에서 끝날 수 있으며, 추가 코너 라운딩은 에칭 공정(204D) 동안에 발생할 수 있으며, 그럼으로써 비아 개구(221V)의 상부에서 최종적으로 획득된 폭으로 추가로 증가하는 것으로 이해되어야 한다. 에칭 공정(204D) 동안에, 또한 에칭 중지 라이너(206B)가 제거될 수 있으며, 이는 에칭 공정(204D) 동안에 에칭 중지 물질(206B)이 양 측면으로부터 공격받을 수 있는 것으로, 즉, 물질이 스페이서(206A)를 점점 제거함으로써 그리고 층(206B)의 반대 측면에서 물질(221)의 노광된 부분을 추가 제거함으로써 노광될 수 있는 것으로 이해되어야 한다. 에칭 공정(204D) 이후에, 마스크(207)가 제거될 수 있으며, 또한 에칭 중지(212)가 금속 라인(212)의 표면 부분을 노광하기 위해서 비아 개구(221V)에서 제거될 수 있다.

결과적으로, 또한 이 경우에서, 비아 개구(212V)의 두드러진 테이퍼링이 달성될 수 있으며, 그럼으로써 도전성 장벽 층을 형성하고 전기화학적 증착 공정을 기초로 하여 구리 또는 임의의 다른 높은 도전성 물질을 채우기 위한 후속 공정 시퀀스를 위해 상당히 강화된 표면 포토그래피를 제공한다.

도 2I는 추가 개선된 제조 단계에서의 반도체 디바이스(200)를 도식적으로 나타낸다. 도시된 바와 같이, 넓은 금속 라인(222L)이 하부에 놓인 금속화 층(210)의 금속 라인들(212) 중 하나와 넓은 금속 라인(222L)을 연결하는 테이퍼된 비아(222V) 위에 형성된다. 앞서 도시된 바와 같이, 넓은 금속 라인(222L)의 폭(222W)은 폭(212W)보다 상당히 클 수 있으며, 그럼으로써 금속 라인(222L)의 높은 드라이브 전류 성능을 제공한다. 유사하게, 비아(222V)의 폭(222B)은 금속 라인(212)의 폭(212W)에 실질적으로 대응할 수 있으며, 그럼으로써 증가된 측면 크기의 추가적인 컨택 영역들을 요구함이 없이 신뢰성 있는 전기적인 연결을 가능하게 한다. 한편, 비아(222V)의 상부에서의 폭(222T)은 하부 폭(222B)보다 상당히 클 수 있으며, 그럼으로써 앞서 설명된 바와 같이, 채움 공정 동안 강화된 표면 조건들을 제공한다. 일부 예시적인 실시예들에서, 하부 폭(222B)은 상부 폭(222T)의 대략 60% 이하이다.

도 2I에 도시된 바와 같은 반도체 디바이스(200)는 도전성 장벽 물질(222A)을 형성하기 위해 잘 확립된 공정 기술들을 기초로 하여 형성될 수 있으며, 또한 강화된 표면 포토그래피가 전체 공정 단일성 및 신뢰성을 강화할 수 있는 대응하는 비아 개구의 두드러진 테이퍼링에 의해 제공된다. 그 이후에, 구리 물질 또는 임의의 다른 높은 도전성 물질이 디바이스(100)를 참조하여 앞서 설명된 바와 같이 전기화학적인 증착에 의해 채워질 수 있으며, 신뢰성 있는 하부 내지 상부 채움 작용이 하부 폭(222B)과 비교하여 상당히 증가된 측면 치수(222W)에 상관없이 달성될 수 있다. 그 이후에, 임의의 초과 물질이 예를 들어, CMP에 의해 제거될 수 있으며, 추가 공정이 금속 라인(222L) 및 유전 물질(221) 상에서 캡 물질(cap material)을 형성함으로써 계속될 수 있다. 후속적으로, 임의의 추가 금속화 층들이 필요한 경우, 형성될 수 있다.

결과적으로, 본 개시는 전이 비아들의 두드러진 테이퍼링이 에칭 시퀀스를 수정함으로써, 예를 들어, 대응하는 마스크 개구의 서로 다른 측면 크기를 기초로 하여 2개 이상의 에칭 단계들을 형성하기 위해서 레지스트 마스크를 간헐적으로 침식함으로써 달성될 수 있는 기술들 및 반도체 디바이스들을 제공한다. 다른 경우들에서, 에칭 공정은 적당히 치수화된 스페이서 소자들을 기초로 하여 에칭 공정의 추가 개선 동안 감소할 수 있는 비아 개구의 "최대(maximum)" 측면 크기와 함께 시작할 수 있다.

본 개시의 추가적인 변형 및 수정은 본 개시에 비추어 당업자에게 자명할 것이다. 따라서, 본 개시는 단지 예시적인 것이며 본 명세서에서 개시된 원리들을 실행하는 일반적인 방법을 당업자에게 설명하기 위한 것으로 해석되어야 한다. 이해될 사항으로써, 본 명세서에서 도시되고 개시된 형태들은 현재 바람직한 실시예들로서 개시되었다.

Claims (21)

1. 반도체 디바이스의 제1 금속화 층의 유전 물질 위에 에칭 마스크를 형성하는 단계와, 상기 에칭 마스크는 상기 유전 물질에 형성되는 비아(via)의 하부에서 목표 측면 크기에 대응하는 제1 측면 크기를 갖는 마스크 개구를 포함하며;
   상기 유전 물질에서 제1 깊이까지 연장하도록 상기 제1 상기 제1 측면 크기를 갖는 상기 마스크 개구를 기초로 하여 비아 개구를 형성하는 단계;
   상기 마스크 개구가 제2 측면 크기를 갖도록 상기 마스크 개구를 증가시키는 단계;
   제2 깊이까지 연장하도록 상기 제2 측면 크기를 갖는 상기 마스크 개구를 기초로 하여 상기 비아 개구를 증가시키는 단계;
   상기 비아 개구에 연결되도록 상기 유전 물질에서 상기 비아 개구 위에 트렌치를 형성하는 단계; 및
   상기 비아 개구와 상기 트렌치를 금속 함유 물질로 공통적으로 채우는 단계를 포함하며, 제2 금속화 층의 금속 영역까지 연장하는 상기 비아 개구는 상기 제1 금속화 층 아래에 위치되는 것을 특징으로 하는 방법.
2. 제1항에 있어서,
   상기 마스크 개구가 제3 측면 크기를 갖도록 상기 마스크 개구를 증가시키는 단계와, 제3 깊이까지 연장하도록 상기 제3 측면 크기를 갖는 상기 마스크 개구를 기초로 하여 상기 비아 개구를 증가시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
3. 제1항에 있어서,
   상기 마스크 개구의 측면 크기를 증가시키는 단계는,
   레지스트 마스크로 상기 에칭 마스크를 제공하는 단계와, 레지스트 제거 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
4. 제1항에 있어서,
   상기 트렌치를 형성하는 단계는,
   적어도 상기 제2 깊이까지 연장하는 상기 유전 물질 및 상기 비아 개구 위에 트렌치 에칭 마스크를 형성하는 단계와, 상기 트렌치를 획득하고 상기 비아 개구의 깊이를 증가시키기 위해서 에칭 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
5. 제1항에 있어서,
   상기 비아 개구를 증가시키는 단계는,
   상기 에칭 마스크를 기초로 하여 에칭 공정을 수행하는 단계와, 상기 유전 물질 아래에 형성되는 에칭 층을 사용함으로써 상기 에칭 공정을 제어하는 단계를 더 포함하는 것을 특징으로 하는 방법.
6. 제1항에 있어서,
   상기 목표 측면 크기는,
   상기 금속 영역의 폭과 거의 동일하거나 보다 작은 것을 특징으로 하는 방법.
7. 제1항에 있어서,
   상기 제1 깊이까지 연장하는 상기 비아 개구는,
   상기 트렌치를 형성하는 단계 이전에 형성되는 것을 특징으로 하는 방법.
8. 제1항에 있어서,
   상기 트렌치는,
   상기 비아 개구를 형성하는 단계 이전에 형성되는 것을 특징으로 하는 방법.
9. 제1항에 있어서,
   상기 제1 깊이는,
   상기 비아 개구의 최종 깊이의 대략 30%인 것을 특징으로 하는 방법.
10. 제1항에 있어서,
    상기 목표 측면 크기는,
    대략 100 나노 미터 또는 그보다 작은 것을 특징으로 하는 방법.
11. 반도체 디바이스의 제1 금속화 층의 유전 물질에서 비아 개구를 형성하는 단계와, 상기 비아 개구는 제1 깊이까지 연장하고 제1 측면 크기를 갖으며;
    상기 비아 개구의 측벽들 상에 스페이서 소자를 형성하는 단계; 및
    상기 제1 금속화 층 아래 형성되는 제2 금속화 층의 금속 영역까지 연장하도록 상기 비아 개구의 깊이를 증가시키는 단계를 포함하는 것을 특징으로 하는 방법.
12. 제11항에 있어서,
    상기 비아 개구를 형성하는 단계는,
    마스크 개구를 갖는 에칭 마스크를 형성하는 단계, 상기 에칭 마스크를 기초로 하여 상기 유전 물질 내에 상기 비아 개구를 에칭하는 단계, 및 상기 에칭 마스크를 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
13. 제12항에 있어서,
    상기 스페이서 소자를 형성하는 단계는,
    스페이서 층을 증착하는 단계와, 상기 비아 개구의 하부의 목표 폭을 정의하도록 상기 스페이서 층을 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
14. 제13항에 있어서,
    상기 스페이서 층을 증착하는 단계 이전에 에칭 중지 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
15. 제11항에 있어서,
    상기 비아 개구의 깊이를 증가시키는 단계는,
    비슷한 제거 비율로 상기 스페이서 소자의 물질과 상기 유전 물질을 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
16. 제11항에 있어서,
    상기 비아 개구 위의 상기 유전 물질에서 트렌치를 형성하는 단계를 더 포함하며, 상기 비아 개구는 상기 트렌치에 연결되는 것을 특징으로 하는 방법.
17. 제16항에 있어서,
    상기 트렌치는,
    상기 비아 개구의 깊이를 증가시키는 동안 형성되는 것을 특징으로 하는 방법.
18. 반도체 디바이스로서,
    기판 위에 형성되는 제1 금속화 층과, 상기 제1 금속화 층은 제1 폭을 갖는 금속 라인을 포함하며;
    상기 제1 금속화 층의 아래에 형성되고, 상기 제1 폭보다 작은 제2 폭을 갖는 제2 금속 라인을 포함하는 제2 금속화 층; 및
    상기 제1 금속 라인으로부터 상기 제2 금속 라인까지 연장하는 비아를 포함하며, 상기 비아는 상기 제1 금속 라인에서 제1 측면 치수와 상기 제2 금속 라인에서 제2 측면 치수를 가지며, 상기 제2 측면 치수는 상기 제1 측면 치수의 대략 60% 이하인 것을 특징으로 하는 반도체 디바이스.
19. 제18항에 있어서,
    상기 제2 측면 치수는,
    대략 100 나노미터 이하인 것을 특징으로 하는 반도체 디바이스.
20. 제18항에 있어서,
    상기 제2 측면 치수는,
    상기 제1 측면 치수의 대략 40% 이하인 것을 특징으로 하는 반도체 디바이스.
21. 제18항에 있어서,
    상기 제1 폭은,
    상기 제2 폭의 적어도 2배인 것을 특징으로 하는 반도체 디바이스.

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