JP2009027048A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】ビア抵抗の低減を図ることができる半導体装置の製造方法を提供する。
【解決手段】トレンチ５の底面のバリアメタル膜６を残存させつつ、ビア４の底面のバリアメタル膜６を除去する。次に、そのビア底面から露出する下層配線１を改質して、改質層７を形成する。次に、その改質層７を除去して、掘れ込み（凹部）８を形成する。そして、掘れ込み８、ビア４およびトレンチ５内にＣｕ膜９を堆積させて、ビアプラグ１０および上層配線１１を形成する。
【選択図】図２

Description

本発明は、デュアル・ダマシン法により形成された配線を有する半導体装置の製造方法に関する。
半導体集積回路においては、高集積化とチップサイズの縮小化に対応するために、多層構造配線が主流になってきている。また、配線には、信号の伝播遅延を防ぐために、銅配線（Ｃｕ配線）が用いられるようになってきた。
このような多層構造のＣｕ配線を形成する技術として、デュアル・ダマシン法がある。デュアル・ダマシン法は、下層配線上に絶縁膜を形成し、その絶縁膜に、上層配線用の配線溝（トレンチ）および、上層配線と下層配線とを接続するビアプラグ用の接続孔（ビア）を形成し、そのビアおよびトレンチの底面と側面にバリアメタル膜を形成した後、そのバリアメタル膜上にＣｕシード層を形成し、ビアおよびトレンチ内にＣｕ膜を堆積させて、上層配線とビアプラグを形成する方法である。バリアメタル膜は、Ｃｕ原子の酸化膜中への拡散を防止するために用いられ、材料としては一般に、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）または窒化チタン（ＴｉＮ）等からなる導電性バリア膜が用いられている。
しかし、デュアル・ダマシン法を用いた場合、配線およびビアプラグの微細化によるＥＭ（Ｅｌｅｃｔｒｏ Ｍｉｇｒａｔｉｏｎ）耐性の劣化やビア抵抗の上昇が問題となる。ＥＭ耐性やビア抵抗の特性に影響を与える因子としては、Ｃｕ配線の底面および側面に存在するバリアメタル膜が挙げられる。
ＥＭ耐性やビア抵抗の特性に最も影響を与えるのは、ビアプラグ底面（ビア底面）のバリアメタル膜であり、その膜厚が厚いと、ＥＭ耐性の劣化やビア抵抗の上昇が生じるため、除去する必要がある。
以下、ビア底面のバリアメタル膜が除去された配線の従来の形成方法について、図５を参照しながら説明する。図５は従来の半導体装置を示す断面図である。図５に示すように、従来の半導体装置は、半導体基板上に形成された下層配線１０１と、下層配線１０１の上部に形成された上層配線１０５とをビアプラグ１０４を介して接続した構造となっている。また、上層配線１０５（トレンチ）の底面と側面、並びにビアプラグ１０４（ビア）の側面には、バリアメタル膜１０６が形成されている。
この従来の配線の形成方法について簡単に説明すると、まず半導体基板上に下層配線１０１を形成し、その下層配線１０１上に絶縁性バリア膜１０２を形成し、その絶縁性バリア膜１０２上に層間絶縁膜１０３を形成する。次に、下層配線１０１に接続するビアと、そのビアに接続するトレンチを形成し、そのビアとトレンチを覆うようにバリアメタル膜１０６を成膜する。
このとき、トレンチの底面に成膜されるバリアメタル膜１０６の膜厚をａとし、ビアの底面に成膜されるバリアメタル膜１０６の膜厚をｂとしたとき、その膜厚比（ｂ／ａ）が６０％以下となるように成膜を制御する。
次に、ＥＭ耐性の劣化やビア抵抗の上昇を防止するために、ビア底面のバリアメタル膜１０６をドライエッチング処理により除去する。このとき、ビア底面とトレンチ底面とのエッチングレート比が８０％以上となるようにする。
このドライエッチングでは、ビア底面のバリアメタル膜１０６がエッチングされるのと同時に、トレンチ底面のバリアメタル膜１０６もエッチングされるが、バリアメタル膜１０６の成膜の際に、トレンチ底面に成膜されるバリアメタル膜１０６の膜厚ｂと、ビア底面に成膜されるバリアメタル膜１０６の膜厚ａとの比（ｂ／ａ）が６０％以下となるようにし、かつ、ビア底面に対するエッチングレートと、トレンチ底面に対するエッチングレートとの比が８０％以上となるようにエッチングを行うので、トレンチ底面のバリアメタル膜を残存させることができる。
ドライエッチング処理後、ビアおよびトレンチ上にＣｕシード層を形成して、ビアおよびトレンチ内にＣｕ膜を堆積させる。このビア内のＣｕ膜がビアプラグ１０４を形成し、トレンチ内のＣｕ膜が上層配線１０５を形成する（例えば、特許文献１参照。）。
以上のように、従来は、トレンチ底面に成膜されるバリアメタル膜の膜厚ｂと、ビア底面に成膜されるバリアメタル膜の膜厚ａとの比（ｂ／ａ）が６０％以下となるようにし、かつ、ビア底面に対するエッチングレートと、トレンチ底面に対するエッチングレートとの比が８０％以上となるようにドライエッチングを行うことで、トレンチ底面のバリアメタル膜を残存させつつビア底面のメタル膜を除去していた。
しかしながら、近年、配線およびビアの微細化が益々進展してきており、配線およびビアプラグのより一層の低抵抗化が要望されており、ビア底面のバリアメタル膜を除去するだけでは、その要望に対応できなくなってきた。
そこで、ビア底面のメタルバリア膜を除去した後、そこから露出する下層配線を掘り込むことで、ビア抵抗を減少させることが考えられるが、前記した従来の方法では、掘れ込みを形成する際にトレンチ底面のメタルバリア膜が除去されてしまい、上層配線のＥＭ特性が劣化するという問題があった。
特開２００３−２５８０８８号公報
本発明は、上記問題点に鑑み、トレンチ底面のメタルバリア膜を残存させつつ、ビア底面のメタルバリア膜を除去し且つビア底面から露出する下層配線層を掘り込むことができ、上層配線のＥＭ耐性を劣化させることなく、ビア抵抗の低減を図ることができる半導体装置の製造方法を提供することを目的とする。
本発明の請求項１記載の半導体装置の製造方法は、半導体基板上に下層配線を形成する第１工程と、前記下層配線上に絶縁膜を形成する第２工程と、前記絶縁膜に、バリアメタルを備えたビアおよびトレンチを形成する第３工程と、前記トレンチの底面のバリアメタルが残存するように前記ビアの底面のバリアメタルを除去して、前記ビアの底面から前記下層配線を露出させる第４工程と、前記ビアの底面から露出する前記下層配線を改質し、改質層を形成する第５工程と、前記改質層を除去し、前記下層配線に凹部を形成する第６工程と、前記凹部、前記ビア、および前記トレンチを埋めるようにＣｕ膜を堆積させる第７工程と、を具備することを特徴とする。
また、本発明の請求項２記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法であって、前記第３工程は、前記絶縁膜に、ビアを形成する工程と、前記絶縁膜に、トレンチを形成する工程と、前記ビアおよび前記トレンチを覆うバリアメタルを成膜する工程と、を具備し、前記ビアの底面に対する前記トレンチの底面のバリアメタル成膜レートが、前記第４工程における前記ビアの底面に対する前記トレンチの底面のバリアメタル除去レートより大きいことを特徴とする。
また、本発明の請求項３記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法であって、前記第３工程は、前記絶縁膜にトレンチを形成する工程と、前記トレンチを覆うバリアメタルを成膜する工程と、ビア形成箇所のバリアメタルを除去する工程と、前記ビア形成箇所にビアを形成する工程と、前記ビアおよび前記トレンチを覆うバリアメタルを成膜する工程と、を具備することを特徴とする。
また、本発明の請求項４記載の半導体装置の製造方法は、請求項３記載の半導体装置の製造方法であって、ビア形成箇所のバリアメタルを除去するに際し、リスパッタ処理またはエッチング処理を行うことを特徴とする。
また、本発明の請求項５記載の半導体装置の製造方法は、請求項４記載の半導体装置の製造方法であって、前記リスパッタ処理は、Ａｒガスを用いることを特徴とする。
また、本発明の請求項６記載の半導体装置の製造方法は、請求項４記載の半導体装置の製造方法であって、前記エッチング処理は、ハロゲン系ガスを用いることを特徴とする。
また、本発明の請求項７記載の半導体装置の製造方法は、請求項１ないし６のいずれかに記載の半導体装置の製造方法であって、前記第４工程においてバリアメタルを除去するに際し、リスパッタ処理またはエッチング処理を行うことを特徴とする。
また、本発明の請求項８記載の半導体装置の製造方法は、請求項７記載の半導体装置の製造方法であって、前記リスパッタ処理は、Ａｒガスを用いることを特徴とする。
また、本発明の請求項９記載の半導体装置の製造方法は、請求項７記載の半導体装置の製造方法であって、前記エッチング処理は、ハロゲン系ガスを用いることを特徴とする。
また、本発明の請求項１０記載の半導体装置の製造方法は、請求項１ないし９のいずれかに記載の半導体装置の製造方法であって、前記第５工程において改質層を形成するに際し、イオン照射処理、プラズマ照射処理、またはアニール処理を行うことを特徴とする。
また、本発明の請求項１１記載の半導体装置の製造方法は、請求項１０記載の半導体装置の製造方法であって、前記イオン照射処理は、Ｏ２ガスを用いることを特徴とする。
また、本発明の請求項１２記載の半導体装置の製造方法は、請求項１０記載の半導体装置の製造方法であって、前記プラズマ照射処理は、Ｏ原子あるいはＯ原子を含む分子を発生させるガスを用いることを特徴とする。
また、本発明の請求項１３記載の半導体装置の製造方法は、請求項１０記載の半導体装置の製造方法であって、前記アニール処理は、Ｏ２ガス雰囲気中で行うことを特徴とする。
また、本発明の請求項１４記載の半導体装置の製造方法は、請求項１ないし１３のいずれかに記載の半導体装置の製造方法であって、前記第６工程において前記改質層を除去するに際し、弗素系化合物を含む有機酸を用いたウエットエッチング処理を行うことを特徴とする。
また、本発明の請求項１５記載の半導体装置の製造方法は、半導体基板上に下層配線を形成する第１工程と、前記下層配線上に絶縁膜を形成する第２工程と、前記絶縁膜にトレンチを形成する第３工程と、前記トレンチを覆うバリアメタルを成膜する第４工程と、ビア形成箇所のバリアメタルを除去する第５工程と、前記ビア形成箇所にビアを形成する第６工程と、前記ビアおよび前記トレンチを覆うバリアメタルを成膜する第７工程と、前記トレンチの底面のバリアメタルが残存するように、前記ビアの底面のバリアメタルを除去し且つ前記ビアの底面から露出する前記下層配線の一部を除去し、その露出した前記下層配線に凹部を形成する第８工程と、前記凹部、前記ビア、および前記トレンチを埋めるようにＣｕ膜を堆積させる第９工程と、を具備することを特徴とする。
また、本発明の請求項１６記載の半導体装置の製造方法は、請求項１５記載の半導体装置の製造方法であって、ビア形成箇所のバリアメタルを除去するに際し、リスパッタ処理またはエッチング処理を行うことを特徴とする。
また、本発明の請求項１７記載の半導体装置の製造方法は、請求項１６記載の半導体装置の製造方法であって、前記リスパッタ処理は、Ａｒガスを用いることを特徴とする。
また、本発明の請求項１８記載の半導体装置の製造方法は、請求項１６記載の半導体装置の製造方法であって、前記エッチング処理は、ハロゲン系ガスを用いることを特徴とする。
また、本発明の請求項１９記載の半導体装置の製造方法は、請求項１５ないし１８のいずれかに記載の半導体装置の製造方法であって、前記第８工程において、前記ビアの底面のバリアメタルを除去し且つ前記ビアの底面から露出する前記下層配線の一部を除去するに際し、リスパッタ処理またはエッチング処理を行うことを特徴とする。
また、本発明の請求項２０記載の半導体装置の製造方法は、請求項１９記載の半導体装置の製造方法であって、前記リスパッタ処理は、Ａｒガスを用いることを特徴とする。
また、本発明の請求項２１記載の半導体装置の製造方法は、請求項１９記載の半導体装置の製造方法であって、前記エッチング処理は、ハロゲン系ガスを用いることを特徴とする。
本発明の好ましい形態によれば、トレンチ底面のバリアメタル膜を残存させつつ、ビア底面のメタルバリア膜を除去し且つビア底面から露出する下層配線層を掘り込むことができ、上層配線のＥＭ耐性を劣化させることなく、ビア抵抗を低減することができる。
また、ビア底面から露出する下層配線を改質し、その改質層を除去して、下層配線に凹部（掘れ込み）を形成することにより、ビア底面から露出する下層配線（凹部）の表面は荒れておらず、したがって、ビアプラグと下層配線との密着性を向上させることができ、ＥＭ耐性の向上を図ることができる。
また、ビアおよびトレンチを形成した後、ビアおよびトレンチを覆うバリアメタルを成膜する際に、ビア底面に対するトレンチ底面のバリアメタル成膜レートを、ビア底面に対するトレンチ底面のバリアメタル除去レートよりも大きくすることで、トレンチ底面のバリアメタルを確実に残存させることができる。
また、まずトレンチを形成し、そのトレンチを覆うバリアメタルを成膜した後に、ビアを形成し、再度バリアメタルを成膜することで、トレンチ底面のバリアメタルを確実に残存させることができる。
（実施の形態１）
以下、本発明の実施の形態１に係る半導体装置の製造方法について、図１、図２を参照しながら説明する。図１、図２は、本発明の実施の形態１に係る半導体装置の製造方法の各工程を示す断面図である。
まず、図１（ａ）に示すように、トランジスタ等の素子が形成された半導体基板上に下層配線１を形成する。次に、ＣＶＤ法により、下層配線１上に絶縁性バリア膜２を形成する。絶縁性バリア膜２としては、ＳｉＣＯやＳｉＣＮを用いる。その後、ＣＶＤ法により、絶縁性バリア膜２上に層間絶縁膜３を形成する。層間絶縁膜３としては、炭素含有シリコン酸化膜（ＳｉＯＣ膜）を用いる。
次に、図１（ｂ）に示すように、フォトリソグラフィ法により、層間絶縁膜３上にビアパターンを有するフォトレジストを堆積させ、続いて、ドライエッチング処理を行い、層間絶縁膜３を除去して、絶縁性バリア膜２に接続するビア４を形成する。エッチングガスは弗化炭素（ＣＦ）系のガスを用いる。その後、アッシングにより、このフォトレジストを除去する。
次に、図１（ｃ）に示すように、フォトリソグラフィ法により、層間絶縁膜３上にトレンチパターンを有するフォトレジストを堆積させ、続いて、ドライエッチング処理を行い、層間絶縁膜３を除去して、ビア４に接続するトレンチ５を形成する。エッチングガスは弗化炭素（ＣＦ）系のガスを用いる。その後、アッシングにより、このフォトレジストを除去する。
次に、図１（ｄ）に示すように、ビア４の底面の絶縁性バリア膜２をドライエッチング処理により除去する。
次に、図１（ｅ）に示すように、スパッタ法により、ビア４およびトレンチ５を覆うようにバリアメタル膜６を堆積させる。バリアメタル膜６としては窒化タンタル（ＴａＮ）やタンタル（Ｔａ）等を用いる。スパッタ法で成膜されたバリアメタル膜６は、カバレッジの差によりフィールド上が最も厚く、トレンチ５、ビア４になるにつれ薄くなる特性がある。スパッタ条件を以下に示す。膜厚は構造によって決定するが、例えばフィールド上の膜厚が１０ｎｍとなるように成膜する。
スパッタ条件
ターゲットパワー：２００００Ｗ
基板Ｂｉａｓパワー：２３０Ｗ
ＲＦ−Ｃｏｉｌパワー：０Ｗ
Ａｒ流量：２０ｓｃｃｍ
Ｎ流量：８０ｓｃｃｍ（ＴａＮを成膜する場合）
次に、図２（ａ）に示すように、トレンチ５の底面のバリアメタル膜６が残存するようにビア４の底面のバリアメタル膜６を除去して、ビア４の底面から下層配線１を露出させる。このバリアメタル膜６の除去は、例えばアルゴン（Ａｒ）ガスを用いたリスパッタ処理により実現できる。リスパッタは、フィールド上、トレンチ５、ビア４のいずれも、ほぼ一定の割合でエッチングする特性がある。リスパッタ条件を以下に示す。
リスパッタ条件
ターゲットパワー：５００Ｗ
基板Ｂｉａｓパワー：４００Ｗ
ＲＦ−Ｃｏｉｌパワー：１２００Ｗ
Ａｒ流量：１５ｓｃｃｍ
リスパッタの処理時間に関しては、約５ｓｅｃでビア４の底面のバリアメタル膜６を除去可能である。この時、トレンチ５の底面には、膜厚が約２ｎｍ程度のバリアメタル膜６が残存する。
次に、図２（ｂ）に示すように、ビア４の底面から露出する下層配線１を改質して、改質層７を形成する。この改質処理は、例えばＯ２（酸素分子）ガスを用いたイオン照射処理により実現できる。つまり、イオン照射することで、下層配線１のＣｕ膜が酸化され、下層配線１の表面にＣｕＯＸの改質層７が形成される。イオン照射の深さは、ＲＦバイアスや圧力の設定により制御することができ、ここでは、３０ｎｍ程度の深さに制御する。
次に、図２（ｃ）に示すように、ウエットエッチング処理により、下層配線１表面の改質層７を除去し、下層配線１に掘れ込み（凹部）８を形成する。ウエットエッチング処理には、弗素系化合物を含む有機酸を用いる。このとき、一般に、ＣｕＯＸ膜はＣｕ膜に比べてエッチング速度が高いため、ＣｕＯＸ膜のみが選択的に除去される。
次に、図２（ｄ）に示すように、スパッタ法で、掘れ込み８、ビア４およびトレンチ５表面にＣｕシード層を形成した後、電界めっき法により、掘れ込み８、ビア４およびトレンチ５を埋めるようにＣｕ膜９を堆積させる。
次に、図２（ｅ）に示すように、ＣＭＰ法により、トレンチ５からはみ出した余剰のＣｕ膜９およびバリアメタル膜６を研磨し、トレンチ５以外の部分に層間絶縁膜３を露出させ、掘れ込み８、ビア４およびトレンチ５内にＣｕ膜９を残す。このビア４および掘れ込み８内のＣｕ膜９がビアプラグ１０を形成し、トレンチ５内のＣｕ膜９が上層配線１１を形成する。
本実施の形態１によれば、トレンチ底面のバリアメタル膜を残存させつつ、ビア底面のバリアメタル膜を除去し且つビア底面から露出する下層配線に、表面の荒れが少ない掘れ込み（凹部）を形成することができる。よって、上層配線のＥＭ耐性を劣化させることなく、ビアのＥＭ耐性の向上、並びにビア抵抗の低減を図ることができる。
また、バリアメタルを成膜するのにスパッタ処理を用い、ビア底面のバリアメタルを除去するのにリスパッタ処理を用いることで、ビア底面に対するトレンチ底面のバリアメタル成膜レートを、ビア底面に対するトレンチ底面のバリアメタル除去レートよりも大きくすることができるので、トレンチ底面に確実にバリアメタル膜を残存させることができる。
また、従来は、ビア底面のバリアメタルを除去した後にトレンチ底面を保護する目的で再度バリアメタルを成膜していたが、本実施の形態１によれば、トレンチ底面にバリアメタル膜が残存するため、再度バリアメタルを成膜する必要が無く、工程数を削減することができる。
なお、本実施の形態１では、ビア底面のバリアメタル膜を除去するのに、リスパッタ処理を行ったが、エッチング処理を行ってもよい。エッチング処理には、塩化ボロン（ＢＣｌ３）などのハロゲン系ガスを用いる。但し、トレンチ底面に確実にバリアメタル膜を残存させるために、上述したように、ビア底面に対するトレンチ底面のバリアメタル成膜レートが、ビア底面に対するトレンチ底面のバリアメタル除去レートより大きくなるようにする。
また、改質層を形成するに際してイオン照射処理を行ったが、プラズマ照射処理や、アニール処理を行ってもよい。プラズマ照射処理を行う場合、Ｏ原子（酸素原子）あるいはＯ原子を含む分子を発生するガスを用いる。また、アニール処理は、Ｏ２ガス雰囲気中で実施する。プラズマ照射処理やアニール処理により、下層配線のＣｕ膜が酸化されて、ＣｕＯＸ膜が形成される。
（実施の形態２）
以下、本発明の実施の形態２に係る半導体装置の製造方法について、図３、図４を参照しながら説明する。図３、図４は、本発明の実施の形態２に係る半導体装置の製造方法の各工程を示す断面図である。
まず、図３（ａ）に示すように、トランジスタ等の素子が形成された半導体基板上に下層配線２１を形成する。次に、ＣＶＤ法により、下層配線２１上に絶縁性バリア膜２２を形成する。絶縁性バリア膜２２としては、ＳｉＣＯやＳｉＣＮを用いる。その後、ＣＶＤ法により、絶縁性バリア膜２２上に層間絶縁膜２３を形成する。層間絶縁膜２３としては、炭素含有シリコン酸化膜（ＳｉＯＣ膜）を用いる。
次に、図３（ｂ）に示すように、フォトリソグラフィ法により、層間絶縁膜２３上にトレンチパターンを有するフォトレジストを堆積させる。続いて、ドライエッチング処理を行い、層間絶縁膜２３を除去して、層間絶縁膜２３の上部にトレンチ２４を形成する。その後、アッシングにより、このフォトレジストを除去する。
次に、図３（ｃ）に示すように、スパッタ法により、トレンチ２４を覆うようにバリアメタル膜２５を堆積させる。バリアメタル膜２５としては窒化タンタル（ＴａＮ）やタンタル（Ｔａ）等を用いる。スパッタ条件を以下に示す。膜厚は構造によって決定するが、例えばフィールド上の膜厚が５〜１０ｎｍ程度になるように成膜する。
スパッタ条件
ターゲットパワー：２００００Ｗ
基板Ｂｉａｓパワー：２３０Ｗ
ＲＦ−Ｃｏｉｌパワー：０Ｗ
Ａｒ流量：２０ｓｃｃｍ
Ｎ流量：８０ｓｃｃｍ（ＴａＮを成膜する場合）
次に、図３（ｄ）に示すように、フォトリソグラフィ法により、バリアメタル膜２５上にビアパターンを有するフォトレジストを堆積させる。続いて、ドライエッチング処理を行い、ビア形成箇所のバリアメタル膜２５を除去する。エッチングガスは塩化ボロン（ＢＣｌ３）などのハロゲン系ガスを用いる。
続いて、図３（ｅ）に示すように、ドライエッチング処理により層間絶縁膜２３を除去して、ビア形成箇所に、絶縁性バリア膜２２に接続するビア２６を形成する。エッチングガスは弗化炭素（ＣＦ）系のガスを用いる。その後、アッシングにより、このフォトレジストを除去する。
次に、図３（ｆ）に示すように、ビア２６の底面の絶縁性バリア膜２２をドライエッチング処理により除去する。
次に、図３（ｇ）に示すように、スパッタ法により、ビア２６およびトレンチ２４を覆うようにバリアメタル膜２５を堆積させる。スパッタ条件を以下に示す。膜厚は、フィールド上で５ｎｍ程度となるようにする。
スパッタ条件
ターゲットパワー：２００００Ｗ
基板Ｂｉａｓパワー：２３０Ｗ
ＲＦ−Ｃｏｉｌパワー：０Ｗ
Ａｒ流量：２０ｓｃｃｍ
Ｎ流量：８０ｓｃｃｍ（ＴａＮを成膜する場合）
これにより、ビア２６にバリアメタルが成膜されるとともに、トレンチ２４にも、再度バリアメタルが成膜される。
次に、図４（ａ）に示すように、リスパッタ処理により、トレンチ２４の底面のバリアメタル膜２５を残存させつつ、ビア２６の底面のバリアメタル膜２５を除去し且つ、そこから露出する下層配線２１に掘れ込み（凹部）２８を形成する。リスパッタ処理にはアルゴン（Ａｒ）ガスを用いる。リスパッタ条件を以下に示す。
リスパッタ条件
ターゲットパワー：５００Ｗ
基板Ｂｉａｓパワー：４００Ｗ
ＲＦ−Ｃｏｉｌパワー：１２００Ｗ
Ａｒ流量：１５ｓｃｃｍ
リスパッタの処理時間に関しては、約３ｓｅｃでビア２６の底面のバリアメタル膜２５を除去可能であり、リスパッタをさらに約４ｓｅｃ続行することで、掘れ込み２８を約３０ｎｍ形成することができる。このとき、トレンチ２４の底面には、膜厚が約２〜７ｎｍ程度のバリアメタル膜２５が残存する。
次に、図４（ｂ）に示すように、スパッタ法で、掘れ込み２８、ビア２６およびトレンチ２４表面にＣｕシード層を形成した後、電界めっき法により、掘れ込み２８、ビア２６およびトレンチ２４を埋めるようにＣｕ膜２９を堆積させる。
次に、図４（ｃ）に示すように、ＣＭＰ法により、トレンチ２４からはみ出した余剰のＣｕ膜２９およびバリアメタル膜２５を研磨し、トレンチ２４以外の部分に層間絶縁膜２３を露出させ、掘れ込み２８、ビア２６およびトレンチ２４内にＣｕ膜２９を残す。このビア２６および掘れ込み２８内のＣｕ膜２９がビアプラグ３０を形成し、トレンチ２４内のＣｕ膜２９が上層配線３１を形成する。
本実施の形態２によれば、トレンチ底面のバリアメタル膜を残存させつつ、ビア底面のバリアメタル膜を除去し且つビア底面から露出する下層配線に掘れ込み（凹部）を形成することができる。よって、上層配線のＥＭ耐性を劣化させることなく、ビア抵抗の低減を図ることができる。
また、まずトレンチを形成し、そのトレンチを覆うバリアメタルを成膜した後に、ビアを形成し、再度バリアメタルを成膜するので、トレンチ底面に成膜されたバリアメタル膜とビア底面に成膜されたバリアメタル膜との膜厚差を調節して、トレンチ底面に、より確実にバリアメタル膜を残存させることができる。
なお、本実施の形態２では、トレンチ底面のバリアメタル膜を除去するのに、エッチング処理を行ったが、リスパッタ処理を行ってもよい。この場合、リスパッタ処理にはアルゴン（Ａｒ）ガスを用いる。
また、ビア底面のバリアメタル膜を除去するのに、リスパッタ処理を行ったが、エッチング処理を行ってもよい。エッチング処理には、塩化ボロン（ＢＣｌ３）などのハロゲン系ガスを用いる。
また、掘れ込みを形成するのにリスパッタ処理を行ったが、前述した実施の形態１と同様に改質処理を行ってもよい。
本発明にかかる半導体装置の製造方法は、ビア抵抗を低減することができ、微細化・集積化した半導体装置に有用である。
本発明の実施の形態１に係る半導体装置の製造方法の各工程を示す断面図 本発明の実施の形態１に係る半導体装置の製造方法の各工程を示す断面図 本発明の実施の形態２に係る半導体装置の製造方法の各工程を示す断面図 本発明の実施の形態２に係る半導体装置の製造方法の各工程を示す断面図 従来の半導体装置を示す断面図
符号の説明
１、２１、１０１ 下層配線
２、２２、１０２ 絶縁性バリア層
３、２３、１０３ 層間絶縁膜
４、２６ ビア
５、２４ トレンチ
６、２５、１０６ バリアメタル膜
７、２７ 改質層
８、２８ 掘れ込み（凹部）
９、２９ Ｃｕ膜
１０、３０、１０４ ビアプラグ
１１、３１、１０５ 上層配線

Claims (21)

  1. 半導体基板上に下層配線を形成する第１工程と、
    前記下層配線上に絶縁膜を形成する第２工程と、
    前記絶縁膜に、バリアメタルを備えたビアおよびトレンチを形成する第３工程と、
    前記トレンチの底面のバリアメタルが残存するように前記ビアの底面のバリアメタルを除去して、前記ビアの底面から前記下層配線を露出させる第４工程と、
    前記ビアの底面から露出する前記下層配線を改質し、改質層を形成する第５工程と、
    前記改質層を除去し、前記下層配線に凹部を形成する第６工程と、
    前記凹部、前記ビア、および前記トレンチを埋めるようにＣｕ膜を堆積させる第７工程と、
    を具備することを特徴とする半導体装置の製造方法。
  2. 前記第３工程は、
    前記絶縁膜に、ビアを形成する工程と、
    前記絶縁膜に、トレンチを形成する工程と、
    前記ビアおよび前記トレンチを覆うバリアメタルを成膜する工程と、
    を具備し、前記ビアの底面に対する前記トレンチの底面のバリアメタル成膜レートが、前記第４工程における前記ビアの底面に対する前記トレンチの底面のバリアメタル除去レートより大きいことを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記第３工程は、
    前記絶縁膜にトレンチを形成する工程と、
    前記トレンチを覆うバリアメタルを成膜する工程と、
    ビア形成箇所のバリアメタルを除去する工程と、
    前記ビア形成箇所にビアを形成する工程と、
    前記ビアおよび前記トレンチを覆うバリアメタルを成膜する工程と、
    を具備することを特徴とする請求項１記載の半導体装置の製造方法。
  4. ビア形成箇所のバリアメタルを除去するに際し、リスパッタ処理またはエッチング処理を行うことを特徴とする請求項３記載の半導体装置の製造方法。
  5. 前記リスパッタ処理は、Ａｒガスを用いることを特徴とする請求項４記載の半導体装置の製造方法。
  6. 前記エッチング処理は、ハロゲン系ガスを用いることを特徴とする請求項４記載の半導体装置の製造方法。
  7. 前記第４工程においてバリアメタルを除去するに際し、リスパッタ処理またはエッチング処理を行うことを特徴とする請求項１ないし６のいずれかに記載の半導体装置の製造方法。
  8. 前記リスパッタ処理は、Ａｒガスを用いることを特徴とする請求項７記載の半導体装置の製造方法。
  9. 前記エッチング処理は、ハロゲン系ガスを用いることを特徴とする請求項７記載の半導体装置の製造方法。
  10. 前記第５工程において改質層を形成するに際し、イオン照射処理、プラズマ照射処理、またはアニール処理を行うことを特徴とする請求項１ないし９のいずれかに記載の半導体装置の製造方法。
  11. 前記イオン照射処理は、Ｏ２ガスを用いることを特徴とする請求項１０記載の半導体装置の製造方法。
  12. 前記プラズマ照射処理は、Ｏ原子あるいはＯ原子を含む分子を発生させるガスを用いることを特徴とする請求項１０記載の半導体装置の製造方法。
  13. 前記アニール処理は、Ｏ２ガス雰囲気中で行うことを特徴とする請求項１０記載の半導体装置の製造方法。
  14. 前記第６工程において前記改質層を除去するに際し、弗素系化合物を含む有機酸を用いたウエットエッチング処理を行うことを特徴とする請求項１ないし１３のいずれかに記載の半導体装置の製造方法。
  15. 半導体基板上に下層配線を形成する第１工程と、
    前記下層配線上に絶縁膜を形成する第２工程と、
    前記絶縁膜にトレンチを形成する第３工程と、
    前記トレンチを覆うバリアメタルを成膜する第４工程と、
    ビア形成箇所のバリアメタルを除去する第５工程と、
    前記ビア形成箇所にビアを形成する第６工程と、
    前記ビアおよび前記トレンチを覆うバリアメタルを成膜する第７工程と、
    前記トレンチの底面のバリアメタルが残存するように、前記ビアの底面のバリアメタルを除去し且つ前記ビアの底面から露出する前記下層配線の一部を除去し、その露出した前記下層配線に凹部を形成する第８工程と、
    前記凹部、前記ビア、および前記トレンチを埋めるようにＣｕ膜を堆積させる第９工程と、
    を具備することを特徴とする半導体装置の製造方法。
  16. ビア形成箇所のバリアメタルを除去するに際し、リスパッタ処理またはエッチング処理を行うことを特徴とする請求項１５記載の半導体装置の製造方法。
  17. 前記リスパッタ処理は、Ａｒガスを用いることを特徴とする請求項１６記載の半導体装置の製造方法。
  18. 前記エッチング処理は、ハロゲン系ガスを用いることを特徴とする請求項１６記載の半導体装置の製造方法。
  19. 前記第８工程において、前記ビアの底面のバリアメタルを除去し且つ前記ビアの底面から露出する前記下層配線の一部を除去するに際し、リスパッタ処理またはエッチング処理を行うことを特徴とする請求項１５ないし１８のいずれかに記載の半導体装置の製造方法。
  20. 前記リスパッタ処理は、Ａｒガスを用いることを特徴とする請求項１９記載の半導体装置の製造方法。
  21. 前記エッチング処理は、ハロゲン系ガスを用いることを特徴とする請求項１９記載の半導体装置の製造方法。
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