WO2011030476A1 - 半導体装置の製造方法 - Google Patents

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insulating film
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平尾秀司
村上恭司
小林健司
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パナソニック株式会社
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    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a metal wiring formed by a dual damascene method.
  • FIGS. 6A to 6C, FIGS. 7A to 7C, and FIGS. 8A and 8B show cross-sectional structures in the conventional method for manufacturing a semiconductor device in the order of steps.
  • a liner film 111, a first interlayer insulating film 112, an etching stopper layer 113, a second interlayer insulating film 114, and a mask layer 115 are sequentially formed on a substrate 110.
  • a resist film 116 having a wiring pattern is formed on the mask layer 115.
  • the mask layer 115 is etched using the resist film 116 to form a wiring groove pattern 117, and then the resist film 116 is removed.
  • a resist film 118 having a via hole pattern is formed on the second interlayer insulating film 114 and the mask layer 115.
  • via hole pattern 119 is formed by etching second interlayer insulating film 114 and etching stopper layer 113 using resist film 118 as a mask, and then resist film 118 is formed. Remove.
  • a wiring groove 121 is formed by etching the second interlayer insulating film 114 using the mask layer 115, and the first stopper is used with the etching stopper layer 113 as a mask.
  • the via hole 120 is formed by etching the interlayer insulating film 112.
  • the liner film 111 exposed at the bottom of the via hole 120 is removed by etching, and is exposed at the bottom of the wiring groove 121 and is made of the same material as the liner film 111.
  • the stopper layer 113 is also etched away.
  • a barrier metal 122 and a Cu seed layer 123 are sequentially formed on the bottom and side walls of the via hole 120, on the bottom and side walls of the wiring groove 121, and on the mask layer 115.
  • a Cu plating film 124 is formed on the Cu seed layer 123 by electrolytic plating, thereby filling the via hole 120 and the wiring groove 121 with the Cu plating film 124.
  • the Cu seed layer 123 and the Cu plating film 124 are fused to form a Cu film 125 by performing an annealing process at a temperature of about 100 ° C. to 300 ° C. .
  • CMP chemical mechanical polishing
  • a resist step 128 corresponding to the thickness of the mask layer 115 is formed in the applied resist film 118.
  • This resist level difference 128 reduces the depth of focus margin and degrades the resolution. In particular, when a fine wiring pattern of 32 nm node or smaller is formed, a step of about 50 nm cannot be ignored.
  • the mask layer 115 is made of titanium nitride (TiN).
  • TiN titanium nitride
  • FIG. 10B it is conceivable to reduce the margin of focus depth and the visibility due to the steps of the mask layer 115 by reducing the film thickness of the mask layer 115.
  • the mask layer 115 is excessively thinned, the function as the mask layer is impaired.
  • the wiring width is 50 nm or less and the wiring interval is 50 nm or less. Therefore, as shown in FIG. 11A, when misalignment between the wiring and the via occurs, it causes a short circuit failure and a reliability failure. This is because, as shown in FIG.
  • the mask layer 115 recedes when the via hole pattern 119 is formed by the dry etching method, and as shown in FIG.
  • the dimensions are also increased when forming 121. This is because, as shown in FIG. 12B, the interval W between the via and the wiring and the wiring adjacent thereto becomes very narrow.
  • the mask layer is thickened, as described above, a reduction in the focal depth margin and a reduction in the visibility of the alignment mark become problems. These problems are in a trade-off relationship and cannot be compatible with conventional processes.
  • the present invention prevents a decrease in the depth of focus margin and the decrease in the visibility of the alignment mark due to the hard mask film, and enables the formation of a self-aligned via, thereby enabling a short circuit between wirings. It is an object to prevent a decrease in yield due to the above, improve the insulation between wirings, and improve the reliability.
  • the present invention only needs to solve any of the above-mentioned problems, and the more problems that can be solved, the better.
  • the present invention only needs to achieve any of the above-mentioned objects, and the more objects that can be achieved, the more preferable.
  • a semiconductor device manufacturing method has a structure in which a mask film used for forming a wiring trench is embedded in an upper part of an insulating film.
  • the method of manufacturing a semiconductor device includes a step (a) of forming an interlayer insulating film including at least one insulating film on a substrate, and a first mask on the interlayer insulating film.
  • a step (d) of forming a via hole in the film a step (e) of forming a wiring groove in the interlayer insulating film using the first mask film, and embedding a conductive material in the via hole and the wiring groove to form a via
  • a step (f) of forming a wiring a step (d) of forming a via hole in the film, a step (e) of forming a wiring groove in the interlayer insulating film using the first mask film, and embedding a conductive material in the via hole and the wiring groove to form a via And a step (f) of forming a wiring.
  • the first mask film used for forming the wiring trench is formed so as to be embedded in the upper part of the interlayer insulating film. It is possible to prevent a decrease in margin and a decrease in visibility of the alignment mark. As a result, a via hole that does not protrude from the wiring groove can be formed, so that complete self-aligned connection can be achieved, wiring shorts can be prevented, and insulation between the wirings can be improved.
  • the method for manufacturing a semiconductor device of the present invention includes a step (b1) of forming a groove on the interlayer insulating film and embedding the first mask film in the groove.
  • the depth of the groove is preferably 40 nm or more and 70 nm or less.
  • the interlayer insulating film includes a first insulating film and a second insulating film formed on the first insulating film, and at least a first insulating film is formed in step (b).
  • the first mask film is preferably formed so as to be embedded in the upper part of the second insulating film.
  • the dielectric constant of the first insulating film is preferably lower than the dielectric constant of the second insulating film.
  • the relative dielectric constant of the first insulating film is preferably 2.7 or less, and the dielectric constant of the second insulating film is preferably 3.0 or more.
  • the method for manufacturing a semiconductor device of the present invention further includes a step (g) of removing the first mask film after the step (f), and the second insulating film is removed in the step (g). preferable.
  • the method for manufacturing a semiconductor device of the present invention further includes a step (g) of removing the first mask film after the step (f), and in the step (g), the second insulating film remains. Also good.
  • the first mask film preferably contains a metal material.
  • the first mask film includes a titanium film, a titanium nitride film, a tantalum film, a tantalum nitride film, a tungsten film, a tungsten nitride film, a cobalt film, a nickel film, a cobalt tungsten phosphorous film, and copper. It is preferably any one of the films or a laminated film of two or more of these.
  • the first mask film may contain an insulating material.
  • the first mask film may be any one of a silicon film, a silicon nitride film, and a silicon carbide film, or a laminated film of two or more of these. .
  • the second mask film is preferably made of a resist.
  • the width of the wiring is preferably 50 nm or less.
  • the via hole is preferably formed only inside the bottom of the wiring groove.
  • the method for manufacturing a semiconductor device it is possible to prevent a decrease in the margin of focus depth and a decrease in the visibility of the alignment mark in the alignment when forming the via hole.
  • via holes that do not protrude from the wiring trenches can be formed, so that complete self-aligned connection is possible, preventing a decrease in yield due to a short circuit between the wirings, and improving the insulation between the wirings, thereby improving their reliability. Can be improved.
  • 1A to 1C are cross-sectional views showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps.
  • 2A to 2C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps.
  • 3A to 3C are cross-sectional views showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps.
  • 4A and 4B are cross-sectional views showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps.
  • FIG. 5A and FIG. 5B are cross-sectional views showing a method of manufacturing a semiconductor device according to a modification of one embodiment of the present invention in the order of steps.
  • FIG. 6A to 6C are cross-sectional views showing a conventional method of manufacturing a semiconductor device in the order of steps.
  • 7A to 7C are cross-sectional views showing a conventional method for manufacturing a semiconductor device in the order of steps.
  • 8A and 8B are cross-sectional views showing a conventional method for manufacturing a semiconductor device in the order of steps.
  • FIG. 9 is a cross-sectional view showing a problem in a conventional method for manufacturing a semiconductor device.
  • FIG. 10A and FIG. 10B are cross-sectional views showing problems in a conventional method for manufacturing a semiconductor device.
  • FIG. 11A and FIG. 11B are a plan view showing a problem in a conventional method for manufacturing a semiconductor device and a cross-sectional view taken along the line AA.
  • 12 (a) and 12 (b) are a plan view showing a problem in a conventional method for manufacturing a semiconductor device and a cross-sectional view taken along the line AA.
  • FIGS. 1-10 A method for manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS.
  • the materials and numerical values given in the present embodiment are merely preferred examples, and the present invention is not limited to this form. The convenience can be changed without departing from the scope of the idea of the present invention.
  • a first Cu wiring 13 is formed on the substrate 10.
  • the first Cu wiring 13 may be formed by a conventional damascene method or the like.
  • the first Cu wiring 13 is formed so as to be connected to each semiconductor element (not shown).
  • the liner film 11 and the interlayer insulating film 12 are sequentially formed on the substrate 10 and the first Cu wiring 13, and the wiring having the same pattern as the wiring pattern to be formed later is formed on the interlayer insulating film 12.
  • a pattern resist film 14 is formed.
  • the liner film 11 is made of, for example, a silicon nitride (SiN) film, a silicon carbide (SiC) film, a nitrogen-added silicon carbide (SiCN) film, or the like, and does not oxidize the lower first Cu wiring 13 when formed.
  • a silicon nitride (SiN) film a silicon nitride (SiN) film, a silicon carbide (SiC) film, a nitrogen-added silicon carbide (SiCN) film, or the like, and does not oxidize the lower first Cu wiring 13 when formed.
  • SiN silicon nitride
  • SiC silicon carbide
  • SiCN nitrogen-added silicon carbide
  • a groove is formed in the interlayer insulating film 12 using a conventional dry etching technique, thereby forming a wiring groove mask pattern 15. .
  • the depth of the groove portion of the interlayer insulating film 12 is about 30 nm or more and 100 nm or less.
  • the film thickness of the metal hard mask film to be formed later is determined by the depth of the groove portion of the interlayer insulating film 12.
  • the depth of the groove portion of the interlayer insulating film 12 is preferably 40 nm or more and 70 nm or less.
  • the wiring pattern resist film 14 is removed, and a cleaning process or the like is performed as necessary.
  • nitridation is performed by chemical vapor deposition (Chemical Vapor Deposition: CVD) method so that at least a groove of the interlayer insulating film 12 is embedded on the interlayer insulating film 12.
  • a metal film 26 which is a titanium (TiN) film is formed.
  • the excess TiN film formed outside the groove portion of the interlayer insulating film 12 is removed by a chemical mechanical polishing (CMP) method to form a first mask film.
  • CMP chemical mechanical polishing
  • a TiN film is formed by the CVD method as the wiring trench metal hard mask film 16.
  • the etching selectivity with the interlayer insulating film 12 can be ensured and the trench can be embedded, the material and the composition can be reduced.
  • the film method is not limited.
  • a sputtering method, a vapor deposition method, a plating method, or the like can be used.
  • the wiring trench metal hard mask film 16 includes a TiN film, a titanium (Ti) film, a tantalum (Ta) film, a tantalum nitride (TaN) film, a tungsten (W) film, a tungsten nitride (WN) film, and cobalt (Co). It may be a metal film such as a film, a nickel (Ni) film, a cobalt tungsten phosphorous (CoWP) film, or a Cu film, or a metal compound film, or a laminated film thereof.
  • an insulating material may be used instead of a metal, and a silicon film, a silicon nitride film, a silicon carbide film, or the like, or a laminated film thereof may be used.
  • the selection ratio with the interlayer insulating film 12 can be secured during etching, that is, the interlayer insulating film 12 is more easily etched than the hard mask, and preferably functions as a mask pattern.
  • a via resist film 17 which is a second mask film used for forming a via hole is formed on the interlayer insulating film 12 and the wiring trench metal hard mask film 16.
  • the wiring trench metal hard mask film 16 is embedded in the interlayer insulating film 12, there is no step due to the wiring trench metal hard mask film 16. Therefore, the margin of focus depth due to the wiring trench metal hard mask film 16 does not decrease.
  • the margin of focus depth is a big problem, and when the step of the hard mask film is 30 nm or more, the dimensional accuracy is deteriorated.
  • a groove is formed in the interlayer insulating film 12, and a via hole pattern 18 is formed.
  • the wiring groove metal hard mask film 16 is formed under the via resist film 17, the groove is not formed under the wiring groove metal hard mask film 16.
  • the via resist film 17 is removed.
  • the interlayer insulating film 12 is dry-etched using the wiring trench metal hard mask film 16 as a mask to form the wiring trench 20 and the via hole pattern 18 is formed.
  • a via hole 19 exposing the first Cu wiring 13 is formed in the groove portion of the interlayer insulating film 12. In this way, the via hole 19 is formed only inside the wiring trench 20.
  • the width of the wiring trench 20 is, for example, about 50 nm.
  • a barrier metal 21 and a Cu seed film are formed on the bottom and side walls of the via hole 19, on the bottom and side walls of the wiring groove 20, and on the wiring groove metal hard mask film 16. 22 are sequentially formed by sputtering or CVD. Furthermore, the Cu plating film 23 is embedded in the via hole 19 and the wiring groove 20 by forming the Cu plating film 23 on the Cu seed film 22 by electrolytic plating.
  • the Cu seed film 22 and the Cu plating film 23 are fused to form a Cu film 29 by performing an annealing process at a temperature of about 100 ° C. to 400 ° C. . Thereafter, the excess Cu film 29 and the barrier metal 21 outside the wiring trench 20 and the via hole 19 are removed by CMP, and the wiring trench metal hard mask film 16 is also removed. Through the above steps, the second Cu wiring 24 and the via part 25 are formed.
  • the interlayer insulating film 12 is a single layer.
  • a portion of the upper portion of the interlayer insulating film 12 that is removed by the CMP method when the second Cu wiring 24 and the via portion 25 are formed is used as the sacrificial film 27.
  • An insulating film made of a material different from that of the interlayer insulating film 12 may be formed.
  • a groove may be formed in the sacrificial film 27 to form the wiring groove mask pattern 15, and the wiring groove metal hard mask film 16 may be formed in the groove.
  • the relative dielectric constant of the interlayer insulating film 12 is about 2.7
  • the relative dielectric constant of the sacrificial film 27 is about 3.0.
  • an insulating film for example, silicon dioxide film
  • the wiring forming portion 28 that is the upper portion of the interlayer insulating film 12 due to damage caused by dry etching, ashing, or the like when forming the wiring groove mask pattern 15.
  • An increase in the dielectric constant can be prevented.
  • the dielectric constant of the lower part of the interlayer insulating film 12 and the dielectric constant of the upper part of the interlayer insulating film 12 can be made substantially the same value.
  • the sacrificial film 27 is preferably not left from the viewpoint of increasing the dielectric constant, but may remain.
  • the conventional metal hard A film that hinders visibility, such as a mask film is not formed. Therefore, alignment can be performed with high accuracy. Further, when the via resist film 17 is formed, the wiring groove metal hard mask film 16 may be aligned. Furthermore, if the wiring groove metal hard mask film 16 is not formed on the first Cu wiring 13, the alignment can be performed with respect to the first Cu wiring 13.
  • the film thickness of the wiring groove metal hard mask film 16 is determined by the depth of the wiring groove mask pattern 15, so that even if it is sufficiently thick, There is no problem with the visibility of the alignment mark. Therefore, since it is possible to secure the film thickness of the metal hard mask film necessary for the formation of the self-aligned via, when the via hole 19 is dry-etched and the wiring groove 20 is etched, the upper portion of the via hole 19 and the wiring groove 20 is Can prevent spreading. This makes it possible to form a self-aligned via that can secure a space between the via and the wiring, thereby preventing a short circuit between the wirings and improving the insulation between the wirings.
  • the method of manufacturing a semiconductor device according to the present invention can prevent a decrease in yield due to a short circuit between wirings, improve insulation between the wirings, and improve the reliability thereof.
  • a metal wiring formed by a dual damascene method is useful for a method of manufacturing a semiconductor device having

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Abstract

　まず、基板（１０）の上に、少なくとも１層の絶縁膜を含む層間絶縁膜（１２）を形成し、形成した層間絶縁膜（１２）の上部に第１のマスク膜（１６）を埋め込むように形成する。続いて、層間絶縁膜（１２）及び第１のマスク膜（１６）の上に第２のマスク膜（１７）を形成し、形成した第２のマスク膜（１７）を用いて、層間絶縁膜（１２）にビアホール（１９）を形成する。続いて、第１のマスク膜（１６）を用いて、層間絶縁膜（１２）に配線溝（２０）を形成し、ビアホール（１９）及び配線溝（２０）に導電性材料を埋め込むことにより、ビア及び配線を形成する。

Description

半導体装置の製造方法
　本発明は、半導体装置の製造方法に関し、特に、デュアルダマシン法により形成される金属配線を有する半導体装置の製造方法に関する。
　近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、銅（Ｃｕ）を主成分とする銅配線及び低誘電率の層間絶縁膜を用いる技術が提案されている。銅配線は、従来のドライエッチング技術による加工が困難である。そのため、銅配線の形成には、層間絶縁膜に、配線溝及びビアホールをあらかじめ形成し、形成した配線溝及びビアホールを導電膜により埋め込むことによって配線層を形成するデュアルダマシン法が用いられている。ハードマスク膜を用いるデュアルダマシン法により配線層を形成する方法が、例えば特許文献１等に提示されている。
　以下に、ハードマスク膜を用いるデュアルダマシン法により配線層を形成する、従来の半導体装置の製造方法について、図６～図８を参照しながら説明する。
　図６（ａ）～（ｃ）、図７（ａ）～（ｃ）並びに図８（ａ）及び（ｂ）は、従来の半導体装置の製造方法における断面構成を工程順に示している。
　まず、図６（ａ）に示すように、基板１１０の上に、ライナ膜１１１、第１の層間絶縁膜１１２、エッチングストッパ層１１３、第２の層間絶縁膜１１４及びマスク層１１５を順次形成し、マスク層１１５の上に、配線パターンを有するレジスト膜１１６を形成する。
　次に、図６（ｂ）に示すように、レジスト膜１１６を用いてマスク層１１５をエッチングすることにより配線溝パターン１１７を形成し、続いて、レジスト膜１１６を除去する。
　次に、図６（ｃ）に示すように、第２の層間絶縁膜１１４及びマスク層１１５の上にビアホールパターンを有するレジスト膜１１８を形成する。
　次に、図７（ａ）に示すように、レジスト膜１１８をマスクとして第２の層間絶縁膜１１４及びエッチングストッパ層１１３をエッチングすることによりビアホールパターン１１９を形成し、続いて、レジスト膜１１８を除去する。
　次に、図７（ｂ）に示すように、マスク層１１５を用いて、第２の層間絶縁膜１１４をエッチングすることにより配線溝１２１を形成すると共に、エッチングストッパ層１１３をマスクとして第１の層間絶縁膜１１２をエッチングすることによりビアホール１２０を形成する。
　次に、図７（ｃ）に示すように、ビアホール１２０の底部に露出しているライナ膜１１１をエッチング除去すると共に、配線溝１２１の底部に露出し、ライナ膜１１１と同等の材料からなるエッチングストッパ層１１３も同時にエッチング除去する。
　次に、図８（ａ）に示すように、ビアホール１２０の底面上及び側壁上、配線溝１２１の底面上及び側壁上並びにマスク層１１５の上にバリアメタル１２２及びＣｕシード層１２３を順次形成する。続いて、電解めっき法によりＣｕシード層１２３の上にＣｕめっき膜１２４を形成することによって、ビアホール１２０及び配線溝１２１にＣｕめっき膜１２４を埋め込む。
　次に、図８（ｂ）に示すように、１００℃～３００℃程度の温度によるアニール処理を行うことによって、Ｃｕシード層１２３とＣｕめっき膜１２４とを融合させて、Ｃｕ膜１２５を形成する。次に、化学機械研磨（Chemical Mechnical Polishing：ＣＭＰ）法を用いて、第２の層間絶縁膜１１４が露出するまで、Ｃｕ膜１２５、バリアメタル１２２及びマスク層１１５を順次除去することにより、Ｃｕ配線１２６及びビア１２７を形成する。
特開２００１－１６８１８８号公報
　しかしながら、前記の従来技術には図９～図１２に示す問題がある。
　図９に示すように、第２の層間絶縁膜１１４の上におけるマスク層１１５同士が互いに密に形成されている部分（ライン／スペース部）と、マスク層１１５が形成されていない部分（後に幅が広い配線が形成される部分）とにおいて、塗布したレジスト膜１１８に、マスク層１１５の厚み分のレジスト段差１２８が生じる。このレジスト段差１２８によって焦点深度のマージンが低下し、解像度が劣化する。特に、３２ｎｍノード以細の微細配線パターンを形成する場合には、５０ｎｍ程度の段差も無視できなくなる。
　また、図１０（ａ）に示すように、配線溝の形成に用いるレジストパターンを形成する際に、下層の配線をアライメントマーク１２９として用いて位置合わせをするが、マスク層１１５に窒化チタン（ＴｉＮ）膜等の金属膜を用いると、その膜厚が厚い場合（例えば４０ｎｍ以上）、アライメントマーク１２９の視認性が低下する。これにより、位置合わせ精度が低下するという問題が生じる。
　したがって、図１０（ｂ）に示すように、マスク層１１５の膜厚を小さくすることにより、マスク層１１５の段差による焦点深度のマージンの低下及び視認性の低下を防ぐことが考えられる。しかしながら、マスク層１１５を過剰に薄くするとマスク層としての機能を損なうこととなる。特に、３２ｎｍノード以細の半導体装置においては、配線と配線との間隔が狭くなり、例えば、配線幅が５０ｎｍ以下且つ配線間隔が５０ｎｍ以下となる。従って、図１１（ａ）に示すように、配線とビアとの位置合わせずれが発生した場合には、ショート不良及び信頼性不良の原因となる。これは、図１１（ｂ）に示すように、ドライエッチング法によるビアホールパターン１１９の形成時にマスク層１１５が後退して、図１２（ａ）に示すように、さらにマスク層１１５を用いて配線溝１２１を形成する際にも寸法が大きくなる。これにより、図１２（ｂ）に示すように、ビア及び配線とその隣の配線との間隔Ｗが非常に狭くなるからである。エッチング法によるビアホール及び配線溝の形成時のマスク層の後退を防止して、配線溝内にのみビアを形成するセルフアラインドビア（Self-Aligned-Via）プロセスを実現するには、マスク層を厚くする必要がある。しかし、マスク層を厚くすると、前記の通り、焦点深度のマージンの低下及びアライメントマークの視認性の低下が問題となる。これらの問題はトレードオフの関係にあり、従来のプロセスでは両立できない。
　前記の問題に鑑み、本発明は、ハードマスク膜による焦点深度のマージンの低下及びアライメントマークの視認性の低下を防ぎ、且つ、セルフアラインドビアの形成を可能とすることにより、配線同士のショートによる歩留まりの低下を防止すると共に、配線同士の絶縁性を高め、その信頼性を向上させることを目的とする。
　なお、本発明は、前記の課題のいずれかを解決できればよく、解決できる課題が多いほど好ましい。また、本発明は、前記の目的のいずれかを達成できればよく、達成できる目的が多いほど好ましい。
　前記の目的を達成するために、本発明は、半導体装置の製造方法を、絶縁膜の上部に配線溝の形成に用いるマスク膜を埋め込む構成とする。
　具体的に、本発明に係る半導体装置の製造方法は、基板の上に、少なくとも１層の絶縁膜を含む層間絶縁膜を形成する工程（ａ）と、層間絶縁膜の上部に第１のマスク膜を埋め込むように形成する工程（ｂ）と、層間絶縁膜及び第１のマスク膜の上に第２のマスク膜を形成する工程（ｃ）と、第２のマスク膜を用いて、層間絶縁膜にビアホールを形成する工程（ｄ）と、第１のマスク膜を用いて、層間絶縁膜に配線溝を形成する工程（ｅ）と、ビアホール及び配線溝に導電性材料を埋め込むことにより、ビア及び配線を形成する工程（ｆ）とを備えている。
　本発明に係る半導体装置の製造方法によると、層間絶縁膜の上部に配線溝の形成に用いる第１のマスク膜を埋め込むように形成するため、ビアホールを形成する際の位置合わせにおいて、焦点深度のマージンの低下及びアライメントマークの視認性の低下を防ぐことが可能となる。これにより、配線溝からはみ出すことがないビアホールを形成できるため、完全なセルフアライン接続が可能となり、配線同士のショートを防止できると共に、配線同士の絶縁性を向上できる。
　本発明の半導体装置の製造方法において、層間絶縁膜の上部に溝部を形成し、溝部に第１のマスク膜を埋め込む工程（ｂ１）を含むことが好ましい。
　この場合、溝部の深さは、４０ｎｍ以上且つ７０ｎｍ以下であることが好ましい。
　本発明の半導体装置の製造方法において、層間絶縁膜は、第１の絶縁膜と該第１の絶縁膜の上に形成される第２の絶縁膜とを含み、工程（ｂ）において、少なくとも第２の絶縁膜の上部に第１のマスク膜を埋め込むように形成することが好ましい。
　本発明の半導体装置の製造方法において、第１の絶縁膜の誘電率は、第２の絶縁膜の誘電率よりも低いことが好ましい。
　この場合、第１の絶縁膜の比誘電率は、２．７以下であり、第２の絶縁膜の誘電率は、３．０以上であることが好ましい。
　本発明の半導体装置の製造方法において、工程（ｆ）よりも後に、第１のマスク膜を除去する工程（ｇ）をさらに備え、工程（ｇ）において、第２の絶縁膜を除去することが好ましい。
　本発明の半導体装置の製造方法において、工程（ｆ）よりも後に、第１のマスク膜を除去する工程（ｇ）をさらに備え、工程（ｇ）において、前記第２の絶縁膜は残存してもよい。
　本発明の半導体装置の製造方法において、第１のマスク膜は、金属材料を含むことが好ましい。
　本発明の半導体装置の製造方法において、第１のマスク膜は、チタン膜、窒化チタン膜、タンタル膜、窒化タンタル膜、タングステン膜、窒化タングステン膜、コバルト膜、ニッケル膜、コバルトタングステンリン膜及び銅膜のうちのいずれか１つ又はこれらのうちの２つ以上の積層膜であることが好ましい。
　本発明の半導体装置の製造方法において、第１のマスク膜は、絶縁性材料を含んでいてもよい。
　本発明の半導体装置の製造方法において、第１のマスク膜は、シリコン膜、窒化シリコン膜及び炭化シリコン膜のうちのいずれか１つ又はこれらのうちの２つ以上の積層膜であってもよい。
　本発明の半導体装置の製造方法において、第２のマスク膜は、レジストからなることが好ましい。
　本発明の半導体装置の製造方法において、配線の幅は、５０ｎｍ以下であることが好ましい。
　本発明の半導体装置の製造方法において、ビアホールは、配線溝の底部の内側にのみ形成されていることが好ましい。
　本発明に係る半導体装置の製造方法によると、ビアホールを形成する際の位置合わせにおいて、焦点深度のマージンの低下及びアライメントマークの視認性の低下を防ぐことが可能となる。これにより、配線溝からはみ出すことがないビアホールを形成できるため、完全なセルフアライン接続が可能となり、配線同士のショートによる歩留まりの低下を防止すると共に、配線同士の絶縁性を高め、その信頼性を向上させることができる。
図１（ａ）～図１（ｃ）は本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図２（ａ）～図２（ｃ）は本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図３（ａ）～図３（ｃ）は本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図４（ａ）及び図４（ｂ）は本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図５（ａ）及び図５（ｂ）は本発明の一実施形態の一変形例に係る半導体装置の製造方法を工程順に示す断面図である。 図６（ａ）～図６（ｃ）は従来の半導体装置の製造方法を工程順に示す断面図である。 図７（ａ）～図７（ｃ）は従来の半導体装置の製造方法を工程順に示す断面図である。 図８（ａ）及び図８（ｂ）は従来の半導体装置の製造方法を工程順に示す断面図である。 図９は従来の半導体装置の製造方法における問題を示す断面図である。 図１０（ａ）及び図１０（ｂ）は従来の半導体装置の製造方法における問題を示す断面図である。 図１１（ａ）及び図１１（ｂ）は従来の半導体装置の製造方法における問題を示す平面図及びそのＡ－Ａ線における断面図である。 図１２（ａ）及び図１２（ｂ）は従来の半導体装置の製造方法における問題を示す平面図及びそのＡ－Ａ線における断面図である。
　本発明の一実施形態に係る半導体装置の製造方法について、図１～図５を参照しながら説明する。本実施形態において挙げている材料及び数値は好ましい例を例示しているのみであり、この形態に限定されることはない。また本発明の思想の範囲を逸脱しない範囲において、便宜変更は可能である。
　まず、図１（ａ）に示すように、基板１０の上部に、第１のＣｕ配線１３を形成する。ここで、第１のＣｕ配線１３は、従来のダマシン法等により形成してよい。また、第１のＣｕ配線１３は、各半導体素子と接続するように形成する（図示せず）。次に、基板１０及び第１のＣｕ配線１３の上に、ライナ膜１１及び層間絶縁膜１２を順次形成し、層間絶縁膜１２の上に、後に形成する配線のパターンと同一のパターンを有する配線パターンレジスト膜１４を形成する。ここで、ライナ膜１１は、例えば、窒化シリコン（ＳｉＮ）膜、炭化シリコン（ＳｉＣ）膜又は窒素添加炭化シリコン（ＳｉＣＮ）膜等からなり、形成時に下層の第１のＣｕ配線１３を酸化させず且つＣｕの拡散を防止する機能を有する絶縁膜であればよい。
　次に、図１（ｂ）に示すように、配線パターンレジスト膜１４をマスクとして、従来のドライエッチ技術を用いて層間絶縁膜１２に溝部を形成することにより、配線溝マスクパターン１５を形成する。層間絶縁膜１２の溝部の深さは、３０ｎｍ以上且つ１００ｎｍ以下程度とする。層間絶縁膜１２の溝部の深さにより、後に形成されるメタルハードマスク膜の膜厚が決定することとなる。メタルハードマスク膜が薄い場合は、エッチング法によりビアホール及び配線溝を形成する際にメタルハードマスク膜が肩落ちするため、セルフアラインドビアが形成できない。また、メタルハードマスク膜が厚い場合は、その膜厚分がビア及び配線溝の深さを大きくするため、後のＣｕめっきの埋め込みが困難となる。したがって、層間絶縁膜１２の溝部の深さは、４０ｎｍ以上且つ７０ｎｍ以下であることが好ましい。
　次に、図１（ｃ）に示すように、配線パターンレジスト膜１４を除去し、必要に応じて洗浄処理等を行う。
　次に、図２（ａ）に示すように、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法により、層間絶縁膜１２の上に、少なくとも層間絶縁膜１２の溝部が埋め込まれるように、例えば窒化チタン（ＴｉＮ）膜である金属膜２６を形成する。
　次に、図２（ｂ）に示すように、化学機械研磨（ＣＭＰ）法により層間絶縁膜１２の溝部の外部に形成された余剰のＴｉＮ膜を除去することによって、第１のマスク膜である配線溝メタルハードマスク膜１６を形成する。
　本実施形態において、配線溝メタルハードマスク膜１６として、ＣＶＤ法によりＴｉＮ膜を形成したが、層間絶縁膜１２とのエッチング選択比が確保でき且つ溝部を埋め込むことが可能であれば、材料及び成膜方法は限定されない。成膜方法は、例えば、スパッタ法、蒸着法又はめっき法等を用いることができる。また、配線溝メタルハードマスク膜１６は、ＴｉＮ膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、タングステン（Ｗ）膜、窒化タングステン（ＷＮ）膜、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、コバルトタングステンリン（ＣｏＷＰ）膜若しくはＣｕ膜等の金属膜若しくは金属化合物膜又はこれらの積層膜であってもよい。さらに、金属でなく絶縁性材料を用いてもよく、シリコン膜、窒化シリコン膜、炭化シリコン膜等又はこれらの積層膜であってもよい。この場合、エッチング時に層間絶縁膜１２との選択比が確保でき、すなわち、層間絶縁膜１２がハードマスクよりもエッチングされやすい方が好ましく、マスクパターンとして機能するものであることが好ましい。
　次に、図２（ｃ）に示すように、層間絶縁膜１２及び配線溝メタルハードマスク膜１６の上に、ビアホールの形成に用いる第２のマスク膜であるビアレジスト膜１７を形成する。この時、配線溝メタルハードマスク膜１６が層間絶縁膜１２に埋め込まれているため、配線溝メタルハードマスク膜１６に起因する段差は無い。したがって、配線溝メタルハードマスク膜１６による焦点深度のマージンの低下は発生しない。特に、配線幅／配線スペースが５０ｎｍ／５０ｎｍ以下の３２ｎｍノード以細のデバイスでは、焦点深度のマージンは大きな課題となり、ハードマスク膜の段差が３０ｎｍ以上では寸法精度が悪くなる。
　次に、図３（ａ）に示すように、ビアレジスト膜１７をマスクとしてエッチングすることにより、層間絶縁膜１２に溝部を形成して、ビアホールパターン１８を形成する。ここで、この溝部は、ビアレジスト膜１７の下に配線溝メタルハードマスク膜１６が形成されているため、配線溝メタルハードマスク膜１６の下には形成されない。
　次に、図３（ｂ）に示すように、ビアレジスト膜１７を除去する。
　次に、図３（ｃ）に示すように、配線溝メタルハードマスク膜１６をマスクとして層間絶縁膜１２に対してドライエッチングを行い、配線溝２０を形成すると共に、ビアホールパターン１８として形成された層間絶縁膜１２の溝部に、第１のＣｕ配線１３を露出するビアホール１９を形成する。このようにすると、ビアホール１９は、配線溝２０の内側にのみ形成される。ここで、配線溝２０の幅は、例えば約５０ｎｍとする。
　次に、図４（ａ）に示すように、ビアホール１９の底面上及び側壁上、配線溝２０の底面上及び側壁上並びに配線溝メタルハードマスク膜１６の上に、バリアメタル２１及びＣｕシード膜２２をスパッタ法又はＣＶＤ法により順次形成する。さらに、Ｃｕシード膜２２の上に電解めっき法によりＣｕめっき膜２３を形成することによって、ビアホール１９及び配線溝２０にＣｕめっき膜２３を埋め込む。
　次に、図４（ｂ）に示すように、１００℃～４００℃程度の温度によるアニール処理を行うことによって、Ｃｕシード膜２２とＣｕめっき膜２３とを融合させて、Ｃｕ膜２９を形成する。その後、ＣＭＰ法により、配線溝２０及びビアホール１９の外部の余剰のＣｕ膜２９及びバリアメタル２１を除去すると共に、配線溝メタルハードマスク膜１６も除去する。以上の工程により、第２のＣｕ配線２４及びビア部２５が形成される。
　本実施形態においては、層間絶縁膜１２が単層の場合について説明している。しかしながら、図５（ａ）及び（ｂ）に示すように、層間絶縁膜１２の上部において、第２のＣｕ配線２４及びビア部２５の形成時にＣＭＰ法により除去される部分を犠牲膜２７として、層間絶縁膜１２とは異なる材料の絶縁膜を形成してもよい。さらに、犠牲膜２７に溝部を形成して配線溝マスクパターン１５を形成し、その溝部に配線溝メタルハードマスク膜１６を形成してもよい。ここで、層間絶縁膜１２の比誘電率は約２．７とし、犠牲膜２７の比誘電率は約３．０とする。層間絶縁膜１２として比誘電率が３．０以下の低誘電率絶縁膜を用いる際に、犠牲膜２７として比誘電率が３．０以上の絶縁膜（例えば、二酸化シリコン膜）を用いると、後に配線溝メタルハードマスク膜１６を埋め込む溝部を形成する際のドライエッチング及びアッシング等の加工が容易となり、所望の寸法を容易に得ることができる。特に、層間絶縁膜１２の比誘電率が２．７以下の場合は、配線溝マスクパターン１５を形成する際のドライエッチング及びアッシング等によるダメージにより、層間絶縁膜１２の上部である配線形成部２８の誘電率の上昇を防ぐことができる。これにより、層間絶縁膜１２の下部の誘電率と層間絶縁膜１２の上部の誘電率とをほぼ同じ値とすることが可能となる。なお、犠牲膜２７は、誘電率の上昇の点からは残存しないことが好ましいが、残存していても構わない。
　本発明に係る半導体装置の製造方法によると、配線パターンレジスト膜１４の形成において、基板１０の上部に形成された第１のＣｕ配線１３をアライメントマークとして位置合わせを行う際に、従来のメタルハードマスク膜のような視認性を妨げる膜が形成されていない、このため、位置合わせを高精度に行うことができる。また、ビアレジスト膜１７を形成する際には、配線溝メタルハードマスク膜１６に対して位置合わせを行ってもよい。さらには、第１のＣｕ配線１３の上に配線溝メタルハードマスク膜１６を形成しないのであれば、第１のＣｕ配線１３に対して位置合わせを行うこともできる。
　さらに、本発明に係る半導体装置の製造方法によると、配線溝メタルハードマスク膜１６の膜厚は、配線溝マスクパターン１５の深さにより決まるため、十分に厚くしても、焦点深度の問題やアライメントマークの視認性の問題は発生しない。したがって、セルフアラインドビアの形成に必要なメタルハードマスク膜の膜厚を確保することが可能であるため、ビアホール１９のドライエッチング及び配線溝２０のエッチング時に、ビアホール１９及び配線溝２０の上方が広がることを防ぐことができる。これにより、ビアと配線とのスペースを確保できるセルフアラインドビアを形成することが可能となり、配線同士のショートを防止できると共に、配線同士の絶縁性を向上できる。
　本発明に係る半導体装置の製造方法は、配線同士のショートによる歩留まりの低下を防止すると共に、配線同士の絶縁性を高め、その信頼性を向上でき、特に、デュアルダマシン法により形成される金属配線を有する半導体装置の製造方法等に有用である。
１０　基板
１１　ライナ膜
１２　層間絶縁膜
１３　第１のＣｕ配線
１４　配線パターンレジスト膜
１５　配線溝マスクパターン
１６　配線溝メタルハードマスク膜（第１のマスク膜）
１７　ビアレジスト膜（第２のマスク膜）
１８　ビアホールパターン
１９　ビアホール
２０　配線溝
２１　バリアメタル
２２　Ｃｕシード膜
２３　Ｃｕめっき膜
２４　第２のＣｕ配線
２５　ビア部
２６　金属膜
２７　犠牲膜
２８　配線形成部
２９　Ｃｕ膜

Claims (15)

  1. 　基板の上に、少なくとも１層の絶縁膜を含む層間絶縁膜を形成する工程（ａ）と、
    　前記層間絶縁膜の上部に第１のマスク膜を埋め込むように形成する工程（ｂ）と、
    　前記層間絶縁膜及び第１のマスク膜の上に第２のマスク膜を形成する工程（ｃ）と、
    　前記第２のマスク膜を用いて、前記層間絶縁膜にビアホールを形成する工程（ｄ）と、
    　前記第１のマスク膜を用いて、前記層間絶縁膜に配線溝を形成する工程（ｅ）と、
    　前記ビアホール及び配線溝に導電性材料を埋め込むことにより、ビア及び配線を形成する工程（ｆ）とを備えている半導体装置の製造方法。
  2. 　請求項１において、
    　前記工程（ｂ）は、前記層間絶縁膜の上部に溝部を形成し、前記溝部に前記第１のマスク膜を埋め込む工程（ｂ１）を含む半導体装置の製造方法。
  3. 　請求項２において、
    　前記溝部の深さは、４０ｎｍ以上且つ７０ｎｍ以下である半導体装置の製造方法。
  4. 　請求項１～３のうちのいずれか１項において、
    　前記層間絶縁膜は、第１の絶縁膜と該第１の絶縁膜の上に形成される第２の絶縁膜とを含み、
    　前記工程（ｂ）において、少なくとも前記第２の絶縁膜の上部に前記第１のマスク膜を埋め込むように形成する半導体装置の製造方法。
  5. 　請求項４において、
    　前記第１の絶縁膜の比誘電率は、前記第２の絶縁膜の比誘電率よりも低い半導体装置の製造方法。
  6. 　請求項４又は５において、
    　前記第１の絶縁膜の比誘電率は、２．７以下であり、
    　前記第２の絶縁膜の比誘電率は、３．０以上である半導体装置の製造方法。
  7. 　請求項４～６のうちのいずれか１項において、
    　前記工程（ｆ）よりも後に、前記第１のマスク膜を除去する工程（ｇ）をさらに備え、
    　前記工程（ｇ）において、前記第２の絶縁膜を除去する半導体装置の製造方法。
  8. 　請求項４～６のうちのいずれか１項において、
    　前記工程（ｆ）よりも後に、前記第１のマスク膜を除去する工程（ｇ）をさらに備え、
    　前記工程（ｇ）において、前記第２の絶縁膜は残存する半導体装置の製造方法。
  9. 　請求項１～８のうちのいずれか１項において、
    　前記第１のマスク膜は、金属材料を含む半導体装置の製造方法。
  10. 　請求項１～８のうちのいずれか１項において、
    　前記第１のマスク膜は、チタン膜、窒化チタン膜、タンタル膜、窒化タンタル膜、タングステン膜、窒化タングステン膜、コバルト膜、ニッケル膜、コバルトタングステンリン膜及び銅膜のうちのいずれか１つ又はこれらのうちの２つ以上の積層膜である半導体装置の製造方法。
  11. 　請求項１～８のうちのいずれか１項において、
    　前記第１のマスク膜は、絶縁性材料を含む半導体装置の製造方法。
  12. 　請求項１～８のうちのいずれか１項において、
    　前記第１のマスク膜は、シリコン膜、窒化シリコン膜及び炭化シリコン膜のうちのいずれか１つ又はこれらのうちの２つ以上の積層膜である半導体装置の製造方法。
  13. 　請求項１～１２のうちのいずれか１項において、
    　前記第２のマスク膜は、レジストからなる半導体装置の製造方法。
  14. 　請求項１～１３のうちのいずれか１項において、
    　前記配線の幅は、５０ｎｍ以下である半導体装置の製造方法。
  15. 　請求項１～１４のうちのいずれか１項において、
    　前記ビアホールは、前記配線溝の底部の内側にのみ形成されている半導体装置の製造方法。
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