KR20010029989A - 도금을 이용한 금속배선 형성방법 및 그에 따라 제조된반도체 소자 - Google Patents

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Abstract

화학기계적 연마공정의 연마량을 줄여 반도체소자의 생산성 및 신뢰성을 향상시킬 수 있는 도금을 이용한 금속배선 형성방법 및 그에 따라 제조된 반도체소자가 개시된다. 본 발명의 금속배선 형성방법은, 기판 상에 형성된 절연층에 금속배선층이 형성될 부분에 리세스영역을 형성하고, 기판의 전면에 확산방지층을 형성한 후, 리세스영역 내의 확산방지층 상에만 도금을 위한 씨드층을 화학기계적 연마공정 또는 에치백공정을 이용하여 형성한다. 상기 씨드층이 형성된 리세스영역내에만 도전성의 도금층을 형성한 후, 표면 평탄화 공정을 수행하여 리세스영역내에 금속배선층을 형성한다. 또한 리세스영역 내의 바닥에만 씨드층을 형성한 후 도금층을 형성할 수도 있다.

Description

도금을 이용한 금속배선 형성방법 및 그에 따라 제조된 반도체소자{Method of forming metal interconnection using plating and semiconductor device manufactured by the method}
본 발명은 도금을 이용한 금속배선 형성방법 및 그에 따라 제조된 반도체소자에 관한 것으로서, 보다 상세하게는 도금층을 배선금속층으로 사용하는 금속배선 형성방법 및 그에 따라 제조된 반도체소자에 관한 것이다.
일반적으로, 반도체소자 중에서 높은 동작속도가 요구되는 로직(logic) 소자를 중심으로 해서 알씨(RC) 지연시간을 줄이기 위해 구리(Cu)와 같이 비저항이 낮은 금속을 배선금속층으로 이용하는 방법이 연구되고 있다. 그런데, 알루미늄 등과 같이 배선금속물질을 기판의 전면에 형성한 후 통상의 사진식각공정에 따라 패터닝하여 금속배선층을 형성하는 것과 달리, 구리(Cu)는 패터닝공정의 어려움으로 인하여 다른 방법으로 금속배선층을 형성하게 된다. 즉, 기판상의 절연층내에 미리 금속배선이 형성될 영역을 형성한 후, 이 영역에 금속배선물질을 매립하여 금속배선층을 형성하게 되며, 이를 실현하기 위해 소위 "다마신(Damascene)" 공정이 주로 사용된다.
도 1 내지 도 3은 종래의 라인 다마신(line damascene) 구조를 갖는 반도체소자에서의 금속배선 형성방법을 설명하기 위한 단면도들이다. 라인 다마신 구조는 절연층의 표면으로부터 소정 깊이의 트랜치가 라인상으로 형성되며, 이 트랜치내에 배선금속층이 형성된 구조를 말하며, 이하 도면을 참조하여 라인 다마신 구조의 금속배선 형성방법을 살펴본다.
도 1을 참조하면, 기판(도시되지 않음) 상에 형성된 절연층(10)에 사진식각 공정을 이용하여 라인형상의 트랜치영역(11)를 형성한다. 이어서, 트랜치영역(11)이 형성된 절연층(10)의 전면에 확산방지층(12)을 형성한다. 다음에, 상기 확산방지층(12) 상에 스퍼터링과 같은 물리기상증착(Physical Vapor Deposition: PVD)법을 이용하여 구리(Cu)를 증착하여 씨드층(14)을 형성한다.
도 2를 참조하면, 상기 씨드층(14)이 형성된 결과물 상에 전기도금 (electroplating) 방식을 이용하여 구리로 된 도금층(16)을 형성한다. 이 때, 상기 도금층(16)은 트랜치가 완전히 매립될 정도로 두껍게 형성한다.
도 3을 참조하면, 화학기계적 연마(Chemical Mechanical Polishing; 이하 "CMP"라 함)공정으로 도금층(16)을 상기 절연층(10)이 노출될 때까지 식각한다. 따라서, 절연층(10)의 표면근방에 형성된 트랜치영역(11) 내에만 확산방지층(12), 씨드층(14) 및 도금층(16)이 잔류하여 이루어지는 금속배선층(16a)을 형성할 수 있다.
도 4 내지 도 7은 종래의 듀얼 다마신(dual damascene) 구조를 갖는 반도체소자에서의 금속배선 형성방법을 설명하기 위한 평면도 및 단면도들이다. 듀얼 다마신 구조는 트랜치영역내에 라인 형상으로 매립되어 형성되는 금속배선과 하부의 도전층과의 연결을 위해 콘택홀 또는 비어홀을 매립하는 형상의 콘택과의 결합된 구조를 말한다. 이하 듀얼 다마신 구조의 금속배선 형성방법을 살펴본다.
도 4를 참조하면, 기판(도시안됨)상에 일정한 간격을 두고 하부도전층(28)이 형성되며, 하부도전층(28)의 상측으로는 절연층을 개재하여 금속배선층(26a)이 일정한 간격을 두고 형성된다. 상기 하부도전층(28)과 금속배선층(26a)은 콘택홀영역(30)을 통하여 상호 전기적으로 연결된다. 도 5 내지 도 7은 각 공정단계별로 도 4의 VII-VII'선을 자른 단면도를 나타낸다.
도 5를 참조하면, 기판(도시안됨)상에 도전물질을 증착한 후 패터닝하여 일정한 간격을 갖는 하부도전층(28)을 형성한다. 이어서, 전면에 절연층(20)을 형성한 후 통상의 사진식각공정에 의해 콘택홀영역(30)과 상기 콘택홀영역(30)을 포함하도록 결합된 트랜치 형상의 트랜치영역을 형성한다. 이어서, 전면에 확산방지층(22) 및 씨드층(24)을 차례로 형성한다.
도 6을 참조하면, 상기 씨드층(24)이 형성된 기판을 전기도금장치내로 로딩한 후, 전기도금(Electroplating)에 의해 구리로 이루어진 도금층(26)을 형성한다. 이어서, 상기 도금층(26)이 형성된 기판에 대하여 화학기계적 연마공정을 이용하여 표면 평탄화공정을 수행한다. 상기 표면 평탄화 공정은 절연층(20)의 표면이 노출될 때까지 도금층(26), 씨드층(24) 및 확산방지층(22)에 대하여 수행하며, 도 7에 도시된 바와 같이, 표면이 평탄화된 듀얼 다마신 구조의 금속배선층(26a)이 형성된다.
그러나, 상술한 라인 또는 듀얼 다마신 구조를 갖는 금속배선 형성방법에 의하면, 다음과 같은 몇가지 문제점이 발생한다.
첫째, 트랜치영역의 깊이와 화학기계적 연마공정을 고려하여 트랜치영역의 내부를 완전히 채우고 절연층 상으로도 일정 두께 이상이 되도록 구리(Cu)막을 증착해야 하므로 구리(Cu)를 증착하는 두께를 두껍게 해야 하기 때문에 연마량이 늘어난다. 따라서, 생산성(through-put)이 감소하고, 공정비용이 증가한다.
둘째, 연마량이 많아짐에 따라 기판상에서 화학기계적 연마공정의 균일도의 악화에 의해 최종적으로 형성되는 기판내 금속배선층의 두께가 위치에 따라 변하는 단점이 있다. 이는 소자의 신뢰성 및 생산성에 직접적으로 영향을 주는 요인이 된다.
셋째, 화학기계적 연마공정으로 구리(Cu)막을 제거할 때 금속배선층 패턴의 밀도 차이에 따라 절연층의 침식 현상이 발생하여 기판내 금속배선층간의 두께를 변화시켜 제품의 불량을 유발하게 된다.
넷째, 씨드층과 확산방지층의 연마속도가 다를 경우, 씨드층과 확산방지층 각각 다른 슬러리를 사용하여 연마하여야 하는데, 이는 화학기계적 연마공정을 매우 복잡하게 만들고 제조비용을 증가시키게 된다.
다섯째, 특히 듀얼 다마신 구조에 있어서 도 6에서 보여지듯이, 콘택홀영역에서는 어스펙트비가 매우 크기 때문에 전기도금시 보이드(32)가 발생하기 쉬우며, 이러한 보이드(32)는 도 7에 나타나듯이, 표면 평탄화 공정을 수행한 후에 금속배선층(26a)의 표면에 그대로 보이드결함(32a)으로 남게 되어 소자의 신뢰성을 저하시키는 요인이 된다.
본 발명의 목적은, 상기 문제점들을 해결하기 위한 것으로서, 화학기계적 연마공정의 연마량을 줄여 반도체소자의 생산성 및 신뢰성을 향상시킬 수 있는 도금을 이용한 금속배선 형성방법을 제공하는 데 있다.
본 발명의 다른 목적은, 동일 기판내에서 금속배선층간의 두께 변화가 감소하고 보이드결함이 제거되어 신뢰성이 향상된 반도체소자를 제공하는 데 있다.
도 1 내지 도 3은 종래의 라인 다마신(line damascene) 구조를 갖는 반도체소자에서의 금속배선 형성방법을 설명하기 위한 단면도들이다.
도 4 내지 도 7은 종래의 듀얼 다마신(dual damascene) 구조를 갖는 반도체소자에서의 금속배선 형성방법을 설명하기 위한 평면도 및 단면도들이다.
도 8 내지 도 10은 본 발명의 제1 실시예에 의한 라인 다마신 구조를 갖는 반도체소자에서의 금속배선 형성방법을 설명하기 위한 단면도들이다.
도 11 내지 도 13은 본 발명의 제2 실시예에 의한 라인 다마신 구조를 갖는 반도체소자에서의 금속배선 형성방법을 설명하기 위한 단면도들이다.
도 14 내지 도 16은 본 발명의 제3 실시예에 의한 듀얼 다마신 구조를 갖는 반도체소자에서의 금속배선 형성방법을 설명하기 위한 단면도들이다.
도 17 내지 도 19는 본 발명의 제4 실시예에 의한 듀얼 다마신 구조를 갖는 반도체소자에서의 금속배선 형성방법을 설명하기 위한 단면도들이다.
※ 도면의 주요 부분에 대한 부호의 설명
10, 20 ; 절연층 11 ; 트랜치영역
12, 22 ; 확산방지층 14, 24 ; 씨드층
28 ; 하부도전층 16, 18, 19, 26, 27 ; 도금층
30 ; 콘택홀영역 32 ; 보이드(void)
16a, 18a, 19a, 26a, 27a ; 금속배선층
상기 목적을 달성하기 위하여 본 발명에 따른 도금을 이용한 금속배선 형성방법은, 먼저 기판 상에 형성된 절연층에 금속배선층이 형성될 부분에 리세스영역을 형성한다. 이어서, 기판의 전면에 확산방지층을 형성한 후, 리세스영역 내의 확산방지층 상에만 도금을 위한 씨드층을 형성한다. 이어서, 상기 씨드층이 형성된 리세스영역내에만 도전성의 도금층을 형성한다. 이어서, 표면 평탄화 공정을 수행하여 리세스영역내에 소정의 금속배선층을 형성한다.
상기 리세스영역은 상기 절연층의 표면으로부터 일정 깊이로 리세스된 라인형상의 트랜치영역을 포함하거나, 상기 라인형상의 트랜치영역과 상기 절연층을 관통하는 콘택홀영역이 결합된 것일 수 있다.
상기 리세스영역 내의 상기 확산방지층 상에만 상기 씨드층을 형성하기 위해서, 상기 확산방지층 상의 전면에 상기 씨드층을 물리적 기상증착(PVD)법 또는 화학적 기상증착(CVD)법에 의해 형성한 후, 상기 리세스영역 내에만 상기 씨드층이 잔류하도록 상기 리세스영역 외부의 상기 씨드층을 제거한다.
상기 리세스영역 내에만 상기 씨드층이 잔류하도록 상기 리세스영역 외부의 상기 씨드층을 제거하기 위해, 화학기계적 연마공정을 수행할 수 있으며, 이때 사용되는 슬러리는 연마제가 포함되지 않는 것이 바람직하다.
한편, 상기 리세스영역 내에만 상기 씨드층이 잔류하도록 상기 리세스영역 외부의 상기 씨드층을 제거하는 다른 방법으로서, 상기 리세스영역이 매립되도록 상기 씨드층상의 전면에 매개물질층, 예를 들어 포토레지스트층을 형성한 후, 상기 리세스영역 외측의 상기 확산방지층이 노출될 때까지 상기 매개물질층 및 씨드층의 일부를 에치백하여 제거하고, 이어서 상기 리세스영역내에 잔류하는 매개물질층을 제거하는 방법을 사용할 수도 있다.
한편, 리세스영역의 어스펙트비를 낮게 하기 위해 상기 리세스영역 내에만 상기 씨드층이 잔류하도록 상기 리세스영역 외부의 상기 씨드층을 제거하는 단계를 수행한 후, 상기 리세스영역 내에 잔류하는 씨드층에 대하여 적어도 일부가 잔류하도록 습식 식각 단계를 더 수행할 수도 있다. 상기 습식 식각 단계는 리세스영역의 바닥에서는 적어도 상기 씨드층이 잔류하도록 시간제어되며, 상기 리세스영역의 측벽에 잔류하는 씨드층이 전부 제거될 때까지 수행하는 것이 바람직하다.
본 발명의 상기 다른 목적을 달성하기 위하여, 본 발명에 따른 반도체소자는, 기판 상에 형성되며, 리세스영역이 형성된 절연층, 상기 리세스영역내의 상기 절연층 표면에 형성된 확산방지층, 상기 리세스영역 내의 측벽을 제외한 상기 확산방지층 상에 형성된 도금을 위한 씨드층 및 상기 씨드층이 형성된 리세스영역내를 매립하는 금속배선층을 포함한다.
상기 리세스영역은 상기 절연층의 표면으로부터 일정 깊이로 리세스된 라인형상의 트랜치영역을 포함하며, 상기 씨드층은 상기 트랜치영역의 바닥에만 형성된 것일 수 있으며, 상기 기판상에는 도전성의 하부도전층이 더 형성되어 있으며, 상기 리세스영역은 상기 절연층을 관통하여 상기 하부도전층상의 확산방지층을 노출시키는 콘택홀영역을 포함하며, 상기 씨드층은 상기 콘택홀영역의 바닥에만 형성된 것일 수 있으며, 또한 상기 트랜치영역과 콘택홀영역이 결합된 것일 수 있다.
본 발명에 의하면, 금속배선층이 형성될 리세스영역 내에만 도금층이 형성되므로, 도금층을 필요 이상으로 두껍게 형성하지 않아도 되기 때문에 후속하는 화학기계적 연마공정시 연마량을 크게 감소시킬 수 있다. 따라서, 생산성과 제조비용을 크게 줄일 수 있다.
또한, 적은 양의 도금층을 연마하기 때문에 화학기계적 연마공정의 균일도가 우수하고, 동일 기판내에서 금속배선층간의 두께 변화량을 줄일 수 있으며, 과도한 연마공정을 진행하지 않아도 되므로 디슁이나 절연층의 침식과 같은 현상을 방지할 수 있다.
또한, 리세스영역 내에만 도금층을 형성하기 위하여 도금층과 확산방지층을 연마할 때, 도금층과 확산방지층에 대해 거의 동일한 연마속도를 갖는 슬러리를 사용하여 공정을 단순화할 수 있다.
나아가, 리세스영역내의 측벽의 씨드층을 습식 식각하여 제거함으로써 리세스영역의 어스펙트비를 줄여 갭필(gap-fill)능력이 향상되어 보이드결함등이 방지되어 소자의 신뢰성이 향상될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세히 설명하기로 한다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 보다 완전하게 알려주기 위해 제공되는 것이다.
〈 제1 실시예 〉
도 8 내지 도 10은 본 발명의 제1 실시예에 의한 금속배선 형성방법을 설명하기 위한 단면도들이다. 제1 실시예는 도 1 내지 도 3에서 설명한 종래의 라인 다마신 구조에서의 금속배선 형성방법과 관련 있는 것으로서, 도 1의 공정단계까지는 동일한 공정에 의해 형성되며, 도면들에서 동일부재는 동일 참조번호를 사용한다.
도 8을 참조하면, 도 1에서 도시된 바와 같이 기판(도시되지 않음) 상에 형성된 절연층(10)에 리세스영역으로서 트랜치영역(11)을 형성하며, 트랜치영역(11)이 형성된 기판의 전면에 확산방지층(12) 및 씨드층(14)을 차례로 형성한 후, 트랜치영역(11)을 제외한 부분의 씨드층(14)을 제거한 것을 나타낸다.
비록 도면에서는 도시하지 않았지만 상기 절연층(10)은 기판상에 직접 형성된 것일 수 있으며, 반도체소자를 구성하는 도전성 또는 절연성을 갖는 소정의 하지층상에 형성된 것일 수도 있음은 물론이다.
보다 구체적으로 살펴보면, 기판(도시안됨) 상에 절연층(10), 예를 들어 실리콘산화막을 형성한 후, 통상의 사진식각공정을 이용하여 리세스영역으로서 트랜치영역(11)을 형성한다. 트랜치영역(11)을 형성하는 방법은, 상기 절연층(10)에 식각마스크층으로서 실리콘산화막과 식각선택성이 있는 실리콘질화막을 증착한 후 포토레지스트층을 코팅하여 사진식각공정에 의해 포토레지스트 패턴 및 실리콘질화막 패턴을 형성한 후, 이를 이용하여 트랜치영역(11)을 형성할 수 있으며, 다른 방법으로서 절연층(10) 상에 직접 포토레지스트층을 형성한 후 사진식각공정에 의해 트랜치영역(11)을 형성할 수도 있다. 이때 상기 트랜치영역(11)의 깊이는 1000 내지 30,000Å의 범위가 되도록 한다.
이어서, 트랜치영역(11)이 형성된 절연층(10) 상에 후속되는 배선금속과의 접착력을 향상시키는 동시에 금속의 확산을 방지해주는 확산방지층(12)을 형성한다. 상기 확산방지층의 재질은, 탄탈륨(Ta), 탄탈륨질화막(TaN), 탄탈륨알루미늄질화막(TaAlN), 탄탈륨실리콘질화막(TaSiN), 탄탈륨실리사이드(TaSi2), 티타늄(Ti), 티타늄질화막(TiN), 티타늄실리콘질화막(TiSiN), 텅스텐질화막(WN), 코발트(Co), 및 코발트실리사이드(CoSi2) 등이 단일막으로 또는 이들 가운데 둘 이상의 복합막으로 형성할 수 있다. 상기 확산방지층(12)의 두께는 100 내지 1000 Å의 범위가 되도록 형성한다.
이어서, 상기 확산방지층(12)상의 전면에 도금(plating)을 위한 씨드층(14)을 형성한다. 상기 씨드층(14)은 구리(Cupper) 외에도 플래티늄(Platinum), 팔라듐(Palladium), 루비듐(Rubidium), 스토론튬(Strontium), 로듐(Rhodium) 및 코발트(Cobalt) 등의 전이금속을 이용할 수 있으며, 그 두께는 500 내지 5,000 Å의 범위가 되도록 형성한다. 상기 씨드층(14)을 형성하는 방법은 스퍼터링 등의 물리적 화학기상증착(Physical Vapor Deposition; PVD)법 또는 화학적 기상증착(Chemical Vapor Deposition; CVD)법 등이 있다. 일반적으로 상기 화학적 기상증착법에 의하면 물리적 기상증착법에 비하여 증착물질이 피증착층의 표면, 즉 수직면 및 수평면에 상대적으로 균일하게 증착되는 데 비하여, 물리적 기상증착법에 의하면 증착물질의 방향성으로 인하여 증착물질의 이동방향에 수직한 수직면 보다 수평면에 보다 두껍게 형성된다는 특성이 있다.
이어서, 도 8에 도시된 바와 같이 트랜치영역(11)에만 잔류하도록 트랜치영역(11) 외측의 씨드층(14)을 선택적으로 제거하여 확산방지층(12)을 노출시킨다. 상기 씨드층(14)을 선택적으로 제거하기 위한 방법으로서 다음 두가지 방법이 사용될 수 있다.
첫째, 화학기계적 연마(Chemical Mechanical Polishing ; CMP) 공정에 의한 것이다. 화학기계적 연마공정은 연마장치 내로 작업하려고 하는 기판을 로딩시킨 후, 기판의 피연마면과 연마장치 내에 설치된 패드를 접촉시킨 후 이들 사이로 슬러리를 공급하면서 서로 상대적으로 회전시키면서 연마공정을 수행하는 것으로써, 피연마면의 표면으로부터 거의 동일한 높이를 유지하면서 연마가 되게 하는 것이다. 따라서, 화학기계적 연마공정을 본 실시예에 적용하는 경우 연마장치내의 패드와 트랜치영역(11) 외측의 씨드층(14)이 서로 접촉하면서 연마되기 때문에 트랜치영역(11) 내의 씨드층(14)만 선택적으로 잔류하게 되는 것이다. 한편, 상기 화학기계적 연마공정에 사용되는 슬러리는 연마공정 후 슬러리의 찌꺼기들이 트랜치영역(11)내에 잔류하는 것을 방지하기 위해 연마제가 포함되지 않은 슬러리를 사용하는 것이 바람직하며, 상기 화학기계적 연마공정은 상기 씨드층과 상기 확산방지층의 연마선택비가 10:1 ∼1000:1인 슬러리를 사용하여 수행한다.
둘째, 에치백(etch back) 공정에 의한 것이다. 에치백 공정은 기판의 전면에 대하여 식각분위기에 노출된 피식각층의 표면으로부터 거의 일정한 식각속도로 제거되는 것이기 때문에 선택적으로 씨드층(14)을 제거하기 위해, 본 실시예에서는 매개물질층을 이용할 수 있다. 즉, 트랜치영역(11)을 포함한 기판의 전면에 리플로우 특성이 우수한 매개물질층, 예를 들어 포토레지스트층을 두껍게 형성한 후 에치백공정을 수행한다. 에치백공정에 의해 기판의 표면에 형성된 포토레지스트층 및 상기 트랜치영역(11) 외측의 씨드층(14)이 차례로 식각되어지며, 상기 트랜치영역(11) 외측의 확산방지층(12)이 노출될 때까지 수행한다. 이어서, 트랜치영역(11) 내에 잔류하는 포토레지스트층을 애싱(ashing) 등의 방법으로 제거하면, 도 8과 같이 트랜치영역(11) 내에만 씨드층(14)이 잔류하게 된다.
계속하여 도 9를 참조하면, 도금액을 담을 수 있는 도금장치(도시안됨) 내로 도 8에 도시된 기판을 로딩한 후, 도금공정을 수행하여 상기 씨드층(14)이 존재하는 트랜치영역(11)내에 도금층(18)을 형성한다. 상기 도금층(18)의 재질은 본발명의 도금공정에 의해 도금이 이루어질 수 있는 도전성의 금속물질이면 족하며, 본 실시예에서는 대표적으로 구리를 사용하였다. 본 발명에서의 도금공정은 전해도금법 및 무전해도금법을 모두 사용할 수 있다. 예를 들어, 구리에 대한 전해도금(electroplating)은 구리이온이 포함된 전해용액내로 씨드층(14)이 형성된 기판을 넣은 후 이를 음극(cathode)으로 하여 전압을 인가하면 구리 도금층(18)이 씨드층(14)상에만 선택적으로 형성되는 것을 이용한 것이다. 한편, 무전해도금은 씨드층(14)이 형성된 기판에 대해 전처리, 예를 들어 팔라듐처리를 수행한 후 구리이온을 포함한 도금액에 집어넣으면 구리 도금층이 씨드층(14) 상에만 선택적으로 형성되는 것을 이용한 것이다. 상기 도금층(18)은 트랜치영역(11)이 충분히 매립될 정도로 충분히 수행한다.
이어서 도 10을 참조하면, 기판의 전면에 대하여 표면 평탄화공정을 수행하여, 트랜치영역(11) 내에만 표면이 평탄화된 금속배선층(18a)을 형성한다. 표면 평탄화공정은 전술한 바와 같이 화학기계적 연마공정 또는 에치백공정을 통하여 수행될 수 있다. 이때 화학기계적 연마공정을 수행하는 경우 상기 도금층(18)과 확산방지층(12)에 대한 연마선택비가 거의 동일한 슬러리를 사용하여 동시에 표면 평탄화를 수행할 수도 있으며, 도금층(18)과 확산방지층(12)에 대하여 별개의 공정을 적용할 수도 있다.
〈 제2 실시예 〉
도 11 내지 도 13은 본 발명의 제2 실시예에 의한 금속배선 형성방법을 설명하기 위한 단면도들이다. 제2 실시예도 제1 실시예와 같이 도 1 내지 도 3에서 설명한 라인 다마신 구조에서의 금속배선 형성방법과 관련 있는 것으로서, 제1 실시예에서 참조한 도 8의 공정단계까지는 동일한 공정에 의해 형성되며, 도면들에서 동일부재는 동일 참조번호를 사용한다.
도 11을 참조하면, 기판(도시되지 않음) 상에 형성된 절연층(10)에 리세스영역으로서 트랜치영역(11)을 형성하며, 트랜치영역(11)이 형성된 기판의 전면에 확산방지층(12) 및 씨드층(14)을 차례로 형성한 후, 트랜치영역(11)의 바닥부분을 제외한 부분의 씨드층(14)을 제거한 것을 나타낸다.
본 실시예에서는, 씨드층(14)이 트랜치영역(11)의 바닥부분에만 잔류한다는 것을 제외하고는 기본적으로 제1 실시예와 동일한 공정이 적용된다. 특히, 본 실시예에서는 상기 씨드층(14)을 형성하는 방법이 전술한 스퍼터링 등의 물리적 화학기상증착(PVD)법을 사용하는 것이 바람직하다. 이는 물리적 기상증착법에 의하면 증착물질의 방향성으로 인하여 증착물질의 이동방향에 수직한 수직면 보다 수평면에 보다 두껍게 형성된다는 특성을 이용할 수 있기 때문이다.
보다 구체적으로는, 도 8에 도시된 바와 같이 트랜치영역(11)의 바닥 및 측벽에만 씨드층(14)이 잔류하는 기판에 대하여 습식 식각공정을 수행하게 되면, 일정한 시간이 경과한 후 상대적으로 씨드층(14)이 얇게 형성된 트랜치영역(11)의 측벽에서는 씨드층(14)이 모두 제거되며, 상대적으로 두껍게 씨드층(14)이 형성된 바닥부분에서는 여전히 씨드층(14)이 남아 있게 된다. 상기 습식 식각공정은 씨드층(14)의 재질에 적합한 식각액을 선택하여 사용할 수 있으며, 예를 들어 구리를 씨드층(14)으로 사용한 경우 황산과 과수가 초순수에 희석된 식각액을 사용한다. 상기 습식 식각공정은 시간제어(time control)적으로 수행되며, 적어도 트랜치영역(11)의 바닥부분에는 씨드층(14)이 남아있도록 제어되며, 트랜치영역(11)의 측벽에 존재하는 씨드층(14)이 전부 제거될 때까지 수행될 수 있다.
도 12를 참조하면, 제1 실시예에서와 같이 도금액을 담을 수 있는 도금장치(도시안됨) 내로 도 11에 도시된 기판을 로딩한 후, 도금공정을 수행하여 상기 씨드층(14)이 존재하는 트랜치영역(11)내에 도금층(19)을 형성한다. 본 실시예에서는 제1 실시예와 달리 트랜치영역(11)의 측벽에 씨드층(14)이 존재하지 않기 때문에 트랜치영역(11)의 어스펙트비가 낮아 보이드의 형성없이 도금층(19)이 매우 양호하게 형성된다. 상기 도금층(19)은 트랜치영역(11)이 충분히 매립될 정도로 충분히 수행한다.
이어서 도 13을 참조하면, 기판의 전면에 대하여 표면 평탄화공정을 수행하여, 트랜치영역(11) 내에만 표면이 평탄화된 금속배선층(19a)을 형성한다. 표면 평탄화공정은 전술한 바와 같이 화학기계적 연마공정 또는 에치백공정을 통하여 수행될 수 있다. 이때 화학기계적 연마공정을 수행하는 경우 상기 도금층(19)과 확산방지층(12)에 대한 연마선택비가 거의 동일한 슬러리를 사용하여 동시에 표면 평탄화를 수행하는 것이 바람직하다.
〈 제3 실시예 〉
도 14 내지 도 16은 본 발명의 제3 실시예에 의한 금속배선 형성방법을 설명하기 위한 단면도들이다. 제3 실시예는 도 4 내지 도 7에서 설명한 종래의 듀얼 다마신 구조에서의 금속배선 형성방법과 관련 있는 것으로서, 도 5의 공정단계까지는 동일한 공정에 의해 형성되며, 도면들에서 동일부재는 동일 참조번호를 사용한다.
도 14를 참조하면, 도 5에서 도시된 바와 같이 기판(도시되지 않음) 상에 형성된 절연층(20)에 리세스영역으로서 콘택홀영역(30)과 트랜치영역이 결합된 듀얼 다마신 구조를 갖는다. 상기 콘택홀영역(30)은 기판상에 형성된 하부도전층(28)의 표면을 노출시키는 형태로 형성되며, 트랜치영역은 상기 콘택홀영역(30)과 결합되며 동시에 상기 절연층(20)의 표면으로부터 일정 깊이로 라인 형상으로 형성된다. 상기 리세스영역이 형성된 기판의 전면에 확산방지층(22) 및 씨드층(24)이 차례로 형성되며, 리세스영역을 제외한 절연층(20) 상의 씨드층(24)은 모두 제거된다.
제1 실시예에서와 같이, 비록 도면에서는 도시하지 않았지만 상기 절연층(20)은 기판상에 직접 형성된 것일 수 있으며, 반도체소자를 구성하는 도전성 또는 절연성을 갖는 소정의 하지층상에 형성된 것일 수도 있음은 물론이며, 상기 트랜치영역의 깊이는 1000 내지 30,000Å의 범위가 되도록 하며, 상기 확산방지층(22)의 재질은, 탄탈륨(Ta), 탄탈륨질화막(TaN), 탄탈륨알루미늄질화막(TaAlN), 탄탈륨실리콘질화막(TaSiN), 탄탈륨실리사이드(TaSi2), 티타늄(Ti), 티타늄질화막(TiN), 티타늄실리콘질화막(TiSiN), 텅스텐질화막(WN), 코발트(Co), 및 코발트실리사이드(CoSi2) 등이 단일막으로 또는 이들 가운데 둘 이상의 복합막으로 형성할 수 있으며, 상기 확산방지층(22)의 두께는 100 내지 1000 Å의 범위가 되도록 형성한다.
또한, 상기 씨드층(24)은 구리(Cupper) 외에도 플래티늄(Platinum), 팔라듐(Palladium), 루비듐(Rubidium), 스토론튬(Strontium), 로듐(Rhodium) 및 코발트(Cobalt) 등의 전이금속을 이용할 수 있으며, 그 두께는 500 내지 5,000 Å의 범위가 되도록 형성하며, 상기 씨드층(24)을 형성하는 방법은 스퍼터링 등의 물리적 화학기상증착법 또는 화학적 기상증착법 등을 사용할 수 있다.
또한, 도 14에 도시된 바와 같이 리세스영역에만 잔류하도록 리세스영역 외측의 씨드층(24)을 선택적으로 제거하여 확산방지층(22)을 노출시키기 위해, 전술한 바와 같이 화학기계적 연마공정또는 에치백공정을 이용할 수 있다. 이때 화학기계적 연마공정에 사용되는 슬러리는 제1 실시예에서와 같이 연마제가 포함되지 않은 슬러리를 사용하는 것이 바람직하다.
도 15를 참조하면, 도금액을 담을 수 있는 도금장치(도시안됨) 내로 도 14에 도시된 기판을 로딩한 후, 도금공정을 수행하여 상기 씨드층(24)이 존재하는 리세스영역내에만 도금층(27)을 형성한다. 본 실시예에서의 도금공정은 전해도금법 및 무전해도금법을 모두 사용할 수 있다. 상기 도금층(27)은 리세스영역이 충분히 매립될 정도로 충분히 수행한다.
도 16을 참조하면, 기판의 전면에 대하여 표면 평탄화공정을 수행하여, 리세스영역 내에만 표면이 평탄화된 금속배선층(27a)을 형성한다. 표면 평탄화공정은 전술한 바와 같이 화학기계적 연마공정 또는 에치백공정을 통하여 수행될 수 있다. 이때 화학기계적 연마공정을 수행하는 경우 상기 도금층(27)과 확산방지층(22)에 대한 연마선택비가 거의 동일한 슬러리를 사용하여 동시에 표면 평탄화를 수행할 있다.
〈 제4 실시예 〉
도 17 내지 도 19는 본 발명의 제4 실시예에 의한 금속배선 형성방법을 설명하기 위한 단면도들이다. 제4 실시예도 제3 실시예와 같이 듀얼 다마신 구조에서의 금속배선 형성방법과 관련 있는 것으로서, 제3 실시예에서 참조한 도 14의 공정단계까지는 동일한 공정에 의해 형성되며, 도면들에서 동일부재는 동일 참조번호를 사용한다.
도 17을 참조하면, 도 14에 도시된 바와 같이 리세스영역 내에만 씨드층(24)이 존재하는 기판에 대하여 습식 식각공정을 수행한 결과의 단면도를 나타낸다. 본 실시예에서는, 씨드층(24)이 리세스영역의 바닥부분, 보다 구체적으로는 수평면상에만 잔류한다는 것을 제외하고는 기본적으로 제3 실시예와 동일한 공정이 적용된다. 특히, 본 실시예에서는 상기 씨드층(24)을 형성하는 방법이 전술한 스퍼터링 등의 물리적 화학기상증착(PVD)법을 사용하는 것이 바람직하다. 이는 물리적 기상증착법에 의하면 증착물질의 방향성으로 인하여 증착물질의 이동방향에 수직한 수직면 보다 수평면에 보다 두껍게 형성된다는 특성을 이용할 수 있기 때문이다.
보다 구체적으로는, 도 14에 도시된 바와 같이 콘택홀영역(30) 및 트랜치영역을 포함한 리세스영역의 바닥 및 측벽에만 씨드층(24)이 잔류하는 기판에 대하여 습식 식각공정을 수행하게 되면, 일정한 시간이 경과한 후 상대적으로 씨드층(24)이 얇게 형성된 콘택홀영역(30) 및 트랜치영역의 측벽에서는 씨드층(24)이 모두 제거되며, 상대적으로 두껍게 씨드층(24)이 형성된 콘택홀영역(30) 및 트랜치영역의 바닥부분(즉, 리세스영역 내의 수평면 부분)에서는 여전히 씨드층(24)이 남아 있게 된다. 상기 습식 식각공정은 시간제어(time control)적으로 수행되며, 적어도 리세스영역의 바닥부분에는 씨드층(24)이 남아있도록 제어되며, 리세스영역의 측벽에 존재하는 씨드층(24)이 전부 제거될 때까지 수행하는 것이 바람직하다. 그러나, 습식 식각공정의 시간을 제어하여 상기 리세스영역의 측벽에서 상기 씨드층(24)의 일부만이 제거될 수 있도록 할 수도 있다.
도 18을 참조하면, 제3 실시예에서와 같이 도금액을 담을 수 있는 도금장치(도시안됨) 내로 도 17에 도시된 기판을 로딩한 후, 도금공정을 수행하여 상기 씨드층(24)이 존재하는 리세스영역 내에 도금층(29)을 형성한다. 본 실시예에서는 제3 실시예와 달리 리세스영역의 측벽에 씨드층(24)이 존재하지 않기 때문에 리세스영역의 어스펙트비가 낮아 보이드의 형성없이 도금층(29)이 매우 양호하게 형성된다.
도 19를 참조하면, 기판의 전면에 대하여 표면 평탄화공정을 수행하여, 리세스영역 내에만 표면이 평탄화된 금속배선층(29a)을 형성한다. 표면 평탄화공정은 전술한 바와 같이 화학기계적 연마공정 또는 에치백공정을 통하여 수행될 수 있다. 이때 화학기계적 연마공정을 수행하는 경우 상기 도금층(29)과 확산방지층(22)에 대한 연마선택비가 거의 동일한 슬러리를 사용하여 동시에 표면 평탄화를 수행하는 것이 바람직하다.
이상 본 발명을 상세히 설명하였으나, 본 발명은 상기한 실시예들에 한정되지 않고 당업자에 의해 많은 변형 및 개량이 가능하다. 특히, 본 발명은 상기 라인 및 듀얼 다마신 구조에 적용되는 외에도 콘택홀 또는 비어홀을 매립하는 단일 형상의 플러그의 형성에도 적용될 수 있으며, 도금공정을 이용할 수 있는 한 다양한 재질의 도금층을 형성할 수 있음은 물론이다.
본 발명에 따르면, 첫째, 금속배선층이 형성될 리세스영역 내에만 도금층이 형성되므로, 도금층을 필요 이상으로 두껍게 형성하지 않아도 되고, 후속되는 화학기계적 연마공정이나 에치백공정시 연마량을 크게 감소시킬 수 있다. 따라서, 생산성과 제조비용을 크게 줄일 수 있다.
둘째, 적은 양의 도금층을 연마하기 때문에 동일 기판내에서 연마공정의 균일도가 우수하고, 동일기판내 금속배선층의 두께 변화량을 줄일 수 있다. 또한, 과도한 연마공정을 진행하지 않아도 되기 때문에 디슁이나 절연막의 침식(erosion)과 같은 현상을 방지할 수 있어 반도체소자의 신뢰성이 향상된다.
셋째, 리세스영역 외측에 씨드층이 잔류하지 않기 때문에 화학기계적 연마공정시 도금층과 확산방지층에 대해 동일한 슬러리 만을 사용하면 되므로 공정을 단순화할 수 있다.
넷째, 리세스영역의 측벽에 잔류하는 씨드층을 제거하더라도 충분히 도금층이 형성될 수 있으며, 그에 따라 리세스영역의 어스펙트비가 낮아져 도금층의 갭필(gap-fill) 능력이 향상되어 보이드 등의 결함이 방지되어 반도체소자의 신뢰성이 향상된다.

Claims (22)

  1. 기판 상에 형성된 절연층에 리세스영역을 형성하는 단계;
    리세스영역이 형성된 상기 결과물의 전면에 확산방지층을 형성하는 단계;
    상기 리세스영역 내의 확산방지층 상에만 도금을 위한 씨드층을 형성하는 단계; 및
    도금에 의해 상기 씨드층 상에 도전성의 도금층을 형성하는 단계를 포함하는 도금을 이용한 금속배선 형성방법.
  2. 제 1 항에 있어서, 상기 리세스영역은 상기 절연층의 표면으로부터 일정 깊이로 리세스된 라인형상의 트랜치영역을 포함하는 것을 특징으로 하는 도금을 이용한 금속배선 형성방법.
  3. 제 1 항에 있어서, 상기 리세스영역은 상기 절연층의 표면으로부터 일정 깊이로 리세스된 라인형상의 트랜치영역과 상기 절연층을 관통하는 콘택홀영역이 결합된 것을 포함하는 것을 특징으로 하는 도금을 이용한 금속배선 형성방법.
  4. 제 1 항에 있어서, 상기 리세스영역 내의 상기 확산방지층 상에만 상기 씨드층을 형성하는 단계는,
    상기 확산방지층 상의 전면에 상기 씨드층을 형성하는 단계; 및
    상기 리세스영역 내에만 상기 씨드층이 잔류하도록 상기 리세스영역 외부의 상기 씨드층을 제거하는 단계를 포함하는 것을 특징으로 하는 도금을 이용한 금속배선 형성방법.
  5. 제 4 항에 있어서, 상기 확산방지층 상의 전면에 상기 씨드층을 형성하는 단계는 물리적 기상증착(PVD)법 또는 화학적 기상증착(CVD)법에 의해 수행하는 것을 특징으로 하는 도금을 이용한 금속배선 형성방법.
  6. 제 4 항에 있어서, 상기 리세스영역 내에만 상기 씨드층이 잔류하도록 상기 리세스영역 외부의 상기 씨드층을 제거하는 단계는 화학기계적 연마(CMP)공정에 의해 수행되는 것을 특징으로 하는 도금을 이용한 금속배선 형성방법.
  7. 제 6 항에 있어서, 상기 화학기계적 연마공정에 사용되는 슬러리는 연마제가 포함되지 않은 슬러리를 사용하는 것을 특징으로 하는 도금을 이용한 금속배선 형성방법.
  8. 제 6 항에 있어서, 상기 화학기계적 연마공정은 상기 씨드층과 상기 확산방지층의 연마선택비가 10:1 ∼1000:1인 슬러리를 사용하여 이루어지는 것을 특징으로 하는 도금을 이용한 금속배선 형성방법.
  9. 제 4 항에 있어서, 상기 리세스영역 내에만 상기 씨드층이 잔류하도록 상기 리세스영역 외부의 상기 씨드층을 제거하는 단계는,
    상기 리세스영역이 매립되도록 상기 씨드층상의 전면에 매개물질층을 형성하는 단계;
    상기 리세스영역 외측의 상기 확산방지층이 노출될 때까지 상기 매개물질층 및 씨드층의 일부를 에치백하여 제거하는 단계; 및
    상기 리세스영역내에 잔류하는 매개물질층을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 도금을 이용한 금속배선 형성방법.
  10. 제 9 항에 있어서, 상기 상기 리세스영역에 매립되는 상기 매개물질층은 포토레지스트층임을 특징으로 하는 도금을 이용한 금속배선 형성방법.
  11. 제 6 항에 있어서, 상기 리세스영역 내에만 상기 씨드층이 잔류하도록 상기 리세스영역 외부의 상기 씨드층을 제거하는 단계를 수행한 후, 상기 리세스영역 내에 잔류하는 씨드층에 대하여 적어도 일부가 잔류하도록 습식 식각 단계를 더 수행하는 것을 특징으로 하는 도금을 이용한 금속배선 형성방법.
  12. 제 11 항에 있어서, 상기 리세스영역 내에 잔류하는 씨드층에 대한 습식 식각 단계는, 상기 리세스영역의 바닥에서는 적어도 상기 씨드층이 잔류하도록 시간제어되는 것을 특징으로 하는 도금을 이용한 금속배선 형성방법.
  13. 제 12 항에 있어서, 상기 리세스영역 내에 잔류하는 씨드층에 대한 습식 식각 단계는, 상기 리세스영역의 측벽에 잔류하는 씨드층이 전부 제거되도록 수행하는 것을 특징으로 하는 도금을 이용한 금속배선 형성방법.
  14. 제 1 항에 있어서, 상기 도금에 의해 상기 씨드층 상에 도금층을 형성하는 단계를 수행한 후, 상기 절연층의 표면이 노출되도록 표면 평탄화공정을 수행하여 상기 리세스영역내에 금속배선층을 형성하는 단계를 더 포함하는 도금을 이용한 금속배선 형성방법.
  15. 제 14 항에 있어서, 상기 표면 평탄화공정은 상기 확산방지층과 도금층에 대하여 연마속도가 거의 동일한 슬러리를 사용하여 화학기계적 연마공정에 의해 수행하는 것을 특징으로 하는 도금을 이용한 금속배선 형성방법.
  16. 기판;
    상기 기판 상에 형성되며, 리세스영역이 형성된 절연층;
    상기 리세스영역내의 상기 절연층 표면에 형성된 확산방지층;
    상기 리세스영역 내의 측벽을 제외한 상기 확산방지층 상에 형성된 도금을 위한 씨드층; 및
    상기 씨드층이 형성된 리세스영역내를 매립하는 금속배선층을 포함하는 반도체소자.
  17. 제 16 항에 있어서, 상기 리세스영역은 상기 절연층의 표면으로부터 일정 깊이로 리세스된 라인형상의 트랜치영역을 포함하며, 상기 씨드층은 상기 트랜치영역의 바닥에만 형성된 것을 특징으로 하는 반도체소자.
  18. 제 16 항에 있어서, 상기 기판상에는 도전성의 하부도전층이 더 형성되어 있으며, 상기 리세스영역은 상기 절연층을 관통하여 상기 하부도전층상의 확산방지층을 노출시키는 콘택홀영역을 포함하며, 상기 씨드층은 상기 콘택홀영역의 바닥에만 형성된 것을 특징으로 하는 반도체소자.
  19. 제 18 항에 있어서, 상기 리세스영역은 상기 절연층의 표면으로부터 일정 깊이로 리세스된 라인형상의 트랜치영역과 상기 절연층을 관통하는 콘택홀영역이 결합된 것을 포함하는 것을 특징으로 하는 반도체소자.
  20. 제 16 항에 있어서, 상기 확산방지층은, 탄탈륨(Ta), 탄탈륨질화막(TaN), 탄탈륨알루미늄질화막(TaAlN), 탄탈륨실리콘질화막(TaSiN), 탄탈륨실리사이드(TaSi2), 티타늄(Ti), 티타늄질화막(TiN), 티타늄실리콘질화막(TiSiN), 텅스텐질화막(WN), 코발트(Co), 및 코발트실리사이드(CoSi2)로 이루어진 그룹에서 선택된 어느 하나 또는 둘 이상의 복합막으로 형성하는 것을 특징으로 하는 반도체소자.
  21. 제 16 항에 있어서, 상기 씨드층은 구리(Cupper), 플래티늄(Platinum), 팔라듐(Palladium), 루비듐(Rubidium), 스토론튬(Strontium), 로듐(Rhodium) 및 코발트(Cobalt)를 포함한 전이금속군으로부터 선택된 어느 하나인 것을 특징으로 하는 반도체소자.
  22. 제 21 항에 있어서, 상기 씨드층 및 금속배선층은 구리인 것을 특징으로 하는 반도체소자.
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