KR100720489B1 - 구리 금속 배선의 평탄화 방법 - Google Patents

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Abstract

반도체 소자의 구리 금속 배선을 평탄화하는 방법이 개시된다. 본 방법은, 다마신 패턴이 형성된 층간 절연막에 구리 도금층을 형성하는 단계와, 상기 구리 도금층 위에 보호막을 형성하는 단계와, 화학적 기계적 연마 공정을 통해 상기 구리 도금층이 노출될 때까지 상기 보호막을 제거하는 제1 CMP 단계와, 화학적 기계적 연마 공정을 통해 상기 층간 절연막의 표면이 노출될 때가지 상기 구리 도금층을 제거하는 제2 CMP 단계를 포함한다.
다마신 공정, 구리 금속 배선

Description

구리 금속 배선의 평탄화 방법{METHOD FOR PLANARIZING COPPER METALLIZATION LAYER}
도 1a 내지 도 1d는 듀얼 다마신 공정을 이용한 종래의 구리 금속 배선의 형성 방법을 설명하는 도면들이다.
도 2a 내지 도 2e는 본 발명에 따른 구리 금속 배선의 평탄화 방법을 설명하는 도면들이다.
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 보다 자세하게는 다마신 공정에 의하여 구리 금속 배선을 형성하는 방법에 관한 것이다.
반도체 제조 공정은 크게 실리콘 기판에 트랜지스터를 형성하는 기판 공정(Front End of the Line, FEOL)과 배선을 형성하는 배선 공정(Back End Of the Line, BEOL)으로 구분된다. 여기서, 배선 공정은 개별 트랜지스터를 서로 연결하여 집적 회로를 구성하는 전원 공급 및 신호 전달의 통로를 실리콘 기판 위에 구현하는 공정을 말한다.
이러한 배선 공정에 높은 EM(Electro-migration) 내성을 갖는 재료인 구리 (Cu)가 많이 사용되고 있다. 그런데, 구리는 식각이 용이하지 않고 공정 중에 산화되는 문제점으로 인하여, 일반적인 사진 기술을 적용하여 패터닝하기가 용이하지 않다. 대안으로서, 구리 금속 배선 형성을 위하여, 다마신(Damascene) 공정 기술이 개발되었다. 특히, 듀얼 다마신 공정(dual damascene)은, 기판 위에 형성된 층간 절연막에 비아(via)와 트렌치(trench)를 형성한 후, 구리를 매립하고 화학기계적 연마(Chemical Mechanical Polishing) 공정으로 평탄화시키는 공정이다.
도 1a 내지 도 1d를 참조하여, 종래의 듀얼 다마신 공정을 소개하면 다음과 같다.
먼저, 도 1a에서 보듯이, 하부 금속 배선(12)이 형성된 제1 층간 절연막(10) 위에 장벽 절연막(14)을 형성한다. 장벽 절연막(14)은 그 상부의 다마신 패턴을 형성하는 공정에서 식각 저지막으로서 기능하며, 실리콘 질화막(SiN), 실리콘 카바이드(SiC) 등으로 형성된다. 그리고, 장벽 절연막(14) 위에 제2 층간 절연막(16)을 형성한다. 제2 층간 절연막(16)을 형성한 다음에는, 장벽 절연막(14)을 식각 저지막으로 사용하여, 제2 층간 절연막(16)에 비아(16a) 및 트랜치(16b)로 이루어진 다마신 패턴을 형성한다. 그리고, 비아(16a)에 의해 노출된 장벽 절연막(14)의 일부를 제거한 후, 제2 층간 절연막(16)의 전면에 장벽 금속층(18)을 형성한다. 장벽 금속층(18)은 비아(16a) 및 트랜치(16b)의 내벽을 따라 균일하게 증착된다.
다음으로, 도 1b에서 보듯이, 장벽 금속층(18) 위에 구리 시드층(19)을 형성한다. 그리고, 도 1c에서 보듯이, 전기화학 도금법(Electro-Chemical Plating; ECP)으로 구리 시드층(19) 위에 비아(16a)와 트랜치(16b)를 충분히 채우는 구리층 (20)을 형성한다. 그 후, 도 1d에서 보듯이, 구리층(20)을 화학적 기계적 연마 공정(Chemical-Mechanical Polishing; CMP)으로 절연막(16)이 노출될 때까지 연마하여 구리 금속 배선(22)을 완성한다.
한편, 전기화학 도금에 의해 형성한 구리 도금층(20)은 통상 층간 절연막(16)의 표면으로부터 소정의 두께만큼 벌크 도금(Bulk Plating)을 수행하는데, 이는 다마신 패턴의 사이즈의 차이에 따라 폭이 큰 패턴의 매립 속도와 폭이 작은 패턴의 매립 속도가 다르기 때문에 모든 패턴들이 충분히 갭필되도록 여분의 도금층을 형성하는 것을 말한다. 벌크 도금을 행한 후에는, CMP 공정을 통해 층간 절연막(16)의 상면을 평탄화하게 된다. 그러나, 벌크 도금층, 즉 도 1c의 구리 도금층(20)의 상면은 공정상의 문제로 인해 항상 평탄하게 형성되지는 않는데, 만약 구리 도금층(20)의 상면이 영역 A와 같이 오목하게 형성된다면, 구리 CMP 공정을 거친 후에도 도 1d에서 보듯이 구리 금속 배선(22)의 상면에도 오목부(A)가 그대로 잔존하게 된다.
이러한, 구리 탈루 현상이 나타나는 이유는, CMP 공정의 특성상 모든 영역에서 구리 도금층의 연마율이 대략 동일하여, 오목부가 형성되지 않은 다른 영역에서 연마되는 구리의 양과 다마신 패턴 상부에서 연마되는 구리의 양이 대략 동일하기 때문이다. 특히, 구리 탈루 현상은 웨이퍼의 가장자리 영역에서 흔히 관찰되는데, 궁극적으로 소자의 성능을 저해하는 요인으로 작용한다.
본 발명은 상술한 문제를 해결하기 위한 것으로서, 다마신 공정에서 구리 CMP를 거친 후 구리 금속 배선의 상부에 구리 탈루 현상이 나타나는 것을 방지할 수 있는 구리 금속 배선의 평탄화 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 구리 금속 배선 평탄화 방법은, 다마신 패턴이 형성된 층간 절연막에 구리 도금층을 형성하는 단계와, 상기 구리 도금층 위에 보호막을 형성하는 단계와, 화학적 기계적 연마 공정을 통해 상기 구리 도금층이 노출될 때까지 상기 보호막을 제거하는 제1 CMP 단계와, 화학적 기계적 연마 공정을 통해 상기 층간 절연막의 표면이 노출될 때가지 상기 구리 도금층을 제거하는 제2 CMP 단계를 포함한다.
여기서, 보호막으로는 산화막 또는 질화막을 이용할 수 있다. 또한, 제2 CMP 단계 중에, 상기 층간 절연막 위에 형성된 상기 구리 도금층의 일부를 제거한 후 잔존하는 보호막을 습식 식각에 의해 제거하는 것이 바람직하다.
이하에서는 도 2a 내지 도 2e를 참조하여 본 발명에 따른 구리 금속 배선의 평탄화 방법의 바람직한 실시예를 설명한다.
도 2a에는 층간 절연막(16)에 형성된 다마신 패턴 내부에 전기화학 도금법을 이용하여 구리 도금층(20)을 형성한 상태를 도시하였다. 층간 절연막(16)에 다마신 패턴을 형성하는 공정과, Ta막 또는 Ta/TaN 이중막으로 된 장벽 금속층(18) 및 구리 시드층을 형성하는 공정은 도 1a 및 도 1c에서 설명한 종래의 방법과 유사하므로 여기서는 자세한 설명을 생략하기로 한다.
한편, 일반적인 다마신 공정에서는, 기판 위에 형성된 다마신 패턴 중에서 폭이 작은 패턴은 폭이 큰 패턴보다 더 빨리 매립되는데, 매립 속도가 느린 폭이 큰 패턴 내부에 갭필이 충분히 이루어질 수 있도록 부가적인 도금을 진행하게 된다. 이러한 부가적인 도금을 보통 벌크 도금(Bulk Plating)이라고 하는데, 즉 층간 절연막(16)의 표면 위로 두껍게 형성되는 도금층을 말한다.
도 2a에서 보듯이, 구리 도금층(20)을 벌크 도금까지 진행한 후, 구리 도금층(20)의 상면에 오목부(A)가 형성될 수 있다. 만약 구리 도금층(20)의 상면에 오목부(A)가 형성되어 있다면, 도 2b에서 보듯이, 오목부(A)가 형성된 구리 도금층(20) 위에 보호막(24)을 추가로 증착한다. 보호막(24)으로는 실리콘 산화막 또는 실리콘 질화막을 사용할 수 있다. 보호막(24)은 오목부(A)를 덮으면서, 구리 도금층(20) 위에 대략 500Å 정도의 두께로 형성된다.
그 후, 도 2c에서 보듯이, 보호막(24)을 CMP 공정을 통해 제거한다. 보호막(24)이 제거되면, 구리 도금층(20) 위에 오목부(A)를 매립하는 보호막 잔류물(24a)이 남게 된다. 보호막 잔류물(24a)은 다마신 패턴 위에 형성된 구리층과 층간 절연막(16)의 상면에 형성된 구리층의 연마량이 대략 동등해지도록 한다. 따라서, 구리 CMP 공정을 진행하면, 다마신 패턴 위의 구리층의 연마 속도와 층간 절연막(16)의 상면의 구리층의 연마 속도가 비슷하게 진행된다. 따라서, 층간 절연막(16)의 상면이 노출될 때까지 구리 CMP를 진행하면 도 2e와 같이 평탄화된 구리 금속 배선(22)을 얻을 수 있다.
한편, 구리 CMP 공정을 마친 후에도 구리 금속 배선(22) 위에 보호막 잔류물의 일부가 제거되지 않고 남을 수 있다. 보호막 잔류물이 제거되지 않고 남게 되 면 금속 배선의 성능을 저해하게 되므로, 남아 있는 보호막 잔류물을 완전히 제거할 필요가 있다. 이를 위해서, 도 2d에서 보듯이, 구리 도금층(20)의 두께가 CMP 공정으로 인해 대략 1/2 정도로 감소되면, 구리 CMP 공정을 중단하고, 소량으로 남아 있는 보호막 잔류물(24a)을 습식 식각으로 제거한다. 그 후, 구리 CMP 공정을 계속 진행하면, 완전히 평탄화된 구리 금속 배선을 얻을 수 있다.
본 발명에 따르면, 다마신 공정에 의해 형성한 구리 도금층에 구리 탈루 현상이 발생한 경우에도 완전히 평탄화된 구리 금속 배선을 얻을 수 있다. 본 발명에 따른 구리 금속 배선의 평탄화 방법은, 듀얼 다마신 공정 뿐만 아니라 싱글 다마신 공정에도 적용될 수 있다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.

Claims (3)

  1. 다마신 패턴이 형성된 층간 절연막에 구리 도금층을 형성하는 단계와,
    상기 구리 도금층 위에 보호막을 형성하는 단계와,
    화학적 기계적 연마 공정을 통해 상기 구리 도금층이 노출될 때까지 상기 보호막을 제거하는 제1 CMP 단계와,
    화학적 기계적 연마 공정을 통해 상기 층간 절연막 위에 형성된 상기 구리 도금층의 일부를 제거하고 잔존하는 보호막을 습식 식각에 의해 제거한 후 다시 화학적 기계적 연마 공정으로 상기 구리 도금층을 제거하는 제2 CMP 단계를 포함하는 구리 금속 배선 평탄화 방법.
  2. 제1항에서,
    상기 보호막은 산화막 또는 질화막인 것을 특징으로 하는 구리 금속 배선 평탄화 방법.
  3. 삭제
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